【文章內(nèi)容簡介】 還用于PLL的復(fù)位，用于清零PLL內(nèi)的計數(shù)器和初始化鎖定過程，主要跟輸出時鐘的相位有關(guān)，復(fù)位后，會使得PLL的輸出時鐘間的相位關(guān)系回復(fù)到初始值（）busy1Bit此信號有效表明狀態(tài)機(jī)處于忙狀態(tài)，此時，狀態(tài)機(jī)可能在從掃描鏈中讀一個參數(shù)，或向掃描鏈中寫入一個參數(shù)，或是在重配置PLL。此信號有效時，狀態(tài)機(jī)將忽略它的輸入，并且直到此信號變?yōu)闊o效，狀態(tài)機(jī)才能改變。data_out9Bit用于用戶讀取掃描鏈數(shù)據(jù)。在將read_param值設(shè)為有效，并指定counter_type[]和counter_param[]值時，參數(shù)將從掃描鏈中讀出，當(dāng)busy信號變?yōu)闊o效時，讀出的值將被保存到該寄存器中。locked1Bit表明PLL的鎖定狀態(tài)，值為‘1’時表明已鎖定，否則，為丟失鎖定。其中，有關(guān)counter_type和counter_param具體所指定的計數(shù)器，在表33和表34中做了說明。表33 counter_type[3..0]的設(shè)置表34 counter_param[2..0]的設(shè)置 軟件對PLL重配置過程的實現(xiàn)下面，仍通過上面提到的輸入時鐘頻率在85MHz與54MHz兩者間切換的例子，來具體說明重配置過程是怎樣實現(xiàn)的。若當(dāng)前的輸入時鐘的頻率是由54MHz變?yōu)?5MHz，那么當(dāng)前應(yīng)該是按照85MHz的掃描鏈信息進(jìn)行PLL的重配置。表35列出了可以具體配置的計數(shù)器，以及相關(guān)的PLL重配置模塊的端口：表35 PLL的掃描鏈（計數(shù)器）的重配置數(shù)據(jù)計數(shù)器描述counter_typecounter_paramdata_in[8:0](85MHz時)data_in[8:0](54MHz時)電荷泵電流20113環(huán)路濾波器電阻2113環(huán)路濾波器電容2233M計數(shù)器相位1200C5計數(shù)器相位9200C4計數(shù)器相位8200C3計數(shù)器相位7200C2計數(shù)器相位6200C1計數(shù)器相位5200C0計數(shù)器相位5200C5旁路位9411C4旁路位8411C3旁路位7411C2旁路位6411C1旁路位5400C0旁路位4400C1高脈沖計數(shù)5032C1低脈沖計數(shù)5122C1奇數(shù)劃分位5510C0高脈沖計數(shù)4054C0低脈沖計數(shù)4154C0奇數(shù)劃分位4500M spread counter 旁路1511N spread counter 旁路0511N計數(shù)器旁路0411M計數(shù)器值10108注：表中，用灰色標(biāo)出了那些通常會需要改動的計數(shù)器值；而其他計數(shù)器值，一般在第一次配置以后，不再需要修改。表中的數(shù)字用十進(jìn)制數(shù)給出，每一行對應(yīng)著一個可以修改的計數(shù)器；最左邊是計數(shù)器的描述；緊跟著的是與該計數(shù)器對應(yīng)的counter_type和counter_param值；之后，分別是輸入時鐘在85MHz和54MHz時應(yīng)該寫入data_in寄存器的內(nèi)容。整個重配置的操作流程如圖35所示。圖35 重配置流程圖如圖所示，對于重配置過程，軟件人員可以通過對相關(guān)寄存器的操作完成：1) 軟件要重新調(diào)整分辨率且輸入時鐘改變時，或者檢測到時鐘失去鎖定時（狀態(tài)位locked的值為0）需要開始重配置工作。2) 判斷是否是第一次對重配置模塊進(jìn)行操作，若是，則寫reset寄存器（寫入值1），來完成對重配置模塊的復(fù)位與初始化，并在一段時間（10ns以上即可）后將reset寄存器清零；若不是第一次重配置，則該步驟為可選，轉(zhuǎn)到步驟3)。3) 寫counter_type[3:0]和counter_param[2:0]以及data_in[8:0]所對應(yīng)的寄存器，其寫入順序可為任意。4) 寫write_param寄存器，將其值設(shè)為‘1’， 隨后，F(xiàn)PGA硬件會將該寄存器清零（因為PLL重配置模塊要求write_param只能保持一個時鐘周期）。5) 等待busy寄存器變?yōu)椤?’（十幾個時鐘周期以內(nèi)，一般在1微秒以內(nèi)），然后重復(fù)過程1)和2)，直到上面表35所列的計數(shù)器值全部寫入完成為止。6) 等待busy寄存器變?yōu)椤?’，然后將reconfig寄存器的值設(shè)為‘1’，隨后，F(xiàn)PGA硬件會將該寄存器清零（因為PLL重配置模塊要求reconfig只能保持一個時鐘周期）。然后，等到busy寄存器再次變?yōu)椤?’時，重配置模塊中的所有參數(shù)已經(jīng)導(dǎo)入到PLL中，基本完成了重配置過程。7) 寫reset寄存器這一步驟是可選的。a) 即向reset寄存器寫入值1，并在一段時間（10ns以上即可）后寫入值0。此步驟在要求保障輸出時鐘之間的相位關(guān)系時使用。它會讓PLL重配置模塊進(jìn)行復(fù)位，復(fù)位后，會使得PLL的輸出時鐘間的相位關(guān)系回復(fù)到初始值[1]（）。b) 跳過該步驟。在之前已經(jīng)設(shè)置write_param對有關(guān)相位的計數(shù)器做了調(diào)整的話，則不能在此處設(shè)置reset寄存器，否則，所做的相位調(diào)整無效。8) 因為PLL進(jìn)行了重新調(diào)整，輸出時鐘頻率會有變化，需要對與PLL的輸出相關(guān)的邏輯進(jìn)行復(fù)位。以表35中“電荷泵電流計數(shù)器”的參數(shù)的修改為例：寫入其對應(yīng)的參數(shù)的過程為：a) 向counter_type寄存器中寫入值2；b) 向counter_param寄存器中寫入值0；c) 向data_in寄存器中寫入值11；（當(dāng)前輸入時鐘是85MHz時）d) 向write_param寄存器中寫入值1；e) 讀busy寄存器，等待其值變?yōu)椤?’；f) 可以對下一個計數(shù)器的參數(shù)進(jìn)行修改了。其中，表35中所列出來的這些計數(shù)器的寫入順序可為任意，沒有先后之分。圖36給出了對PLL重配置模塊進(jìn)行寫操作的時序示意圖，圖37給出的是對PLL重配置模塊啟動并完成重配置的時序示意圖。寫入重配置參數(shù)時，由counter_type[3:0]和counter_param[2:0]指定對應(yīng)的計數(shù)器，在data_in[8:0]寄存器中放上對應(yīng)的計數(shù)器要設(shè)置的值，然后設(shè)置write_param寄存器，這將把data_in中的值寫入掃描鏈中由counter_type[3:0]和counter_param[2:0]所指定的計數(shù)器。在所有改動完成后，再設(shè)置reconfig寄存器，啟動一個clock周期的reconfig信號，這將使改動后的配置自動加載到PLL中去。隨后，等到busy信號變?yōu)椤?’，則表示重配置已完成。若參數(shù)配置正確，則PLL應(yīng)該能夠重新鎖定。圖36寫PLL重配置模塊端口的時序示意圖圖37 reconfig的時序示意圖在通過軟件第一次做重配置時，最好將上面表35所例的計數(shù)器都寫入一遍；在做過一次重配置后，因為PLL重配置模塊已經(jīng)記錄了之前的配置數(shù)據(jù)，在再次進(jìn)行重配置時，那些沒有發(fā)生變化的計數(shù)器值可以不必再次寫入，只對發(fā)生變化的計數(shù)器（一般只是表35中灰色部分標(biāo)出來的那些計數(shù)器會發(fā)生變化，比如表31所示）進(jìn)行修改就可以了。只讀寄存器中，busy和locked的值可以直接讀取，而data_out寄存器的讀取過程與上面的寫寄存器過程類似，圖38給出了從重配置模塊中讀取配置參數(shù)的操作流程。圖38讀配置參數(shù)流程圖如圖38所示，從重配置模塊中讀取已經(jīng)配置好的參數(shù)的過程如下：1) 判斷是否是第一次對重配置模塊進(jìn)行操作，若是，則寫reset寄存器，來完成對重配置模塊的復(fù)位與初始化；若不是，則轉(zhuǎn)到步驟2)。2) 寫counter_type[3:0]和counter_param[2:0]所對應(yīng)的寄存器，其寫入順序可為任意。3) 寫read_param寄存器，將其值設(shè)為‘1’，隨后，F(xiàn)PGA硬件會將該寄存器清零（因為PLL重配置模塊要求read_param只能保持一個時鐘周期）。4) 等待busy寄存器變?yōu)椤?’，此時，data_out寄存器的值變?yōu)楹戏ㄖ担芍苯幼x取。圖39給出了對PLL重配置模塊進(jìn)行讀操作的時序示意圖。圖39讀PLL重配置模塊端口的時序示意圖注意：a) 在第一次重配置前，最好置位一下reset信號，保證重配置模塊的狀態(tài)機(jī)回到初始狀態(tài)。b) write_param和read_param、reconfig信號是時鐘上升沿采樣，僅保持一個周期，它們對應(yīng)的寄存器在由軟件人員設(shè)置為值‘1’后，隨之會被硬件清零。c) 為了了解寫入的值是否正確，可以通過讀相應(yīng)的計數(shù)器，看讀出值是否與寫入值一致。d) 讀/寫參數(shù)時，要在檢測到busy信號為低的時候才能讀出/寫入。 PLL重配置計數(shù)器的調(diào)整上文中有提到，PLL重配置模塊提供的可調(diào)整的計數(shù)器是以一個稱為掃描鏈的結(jié)構(gòu)來組織的，如圖310所示。圖310 PLL重配置計數(shù)器的掃描鏈結(jié)構(gòu)對于增強(qiáng)型鎖相環(huán)（Enhanced PLL），這些可調(diào)整的計數(shù)器可大體分為三類：1) M、N計數(shù)器包括：M計數(shù)器nominal count、M計數(shù)器旁路位、M spread counter旁路位、N計數(shù)器nominal count、N計數(shù)器旁路位、N spread counter旁路位、M相位移位設(shè)置（Фm）。其中，一般只用到了M計數(shù)器nominal count和N計數(shù)器nominal count，本文中將這兩個計數(shù)器簡稱M、N，與PLL中的鑒相器PFD相關(guān)，主要涉及倍頻。PLL采用“M/(N后縮放因子)”這樣一個縮放因子為PLL輸出端提供時鐘合成輸出。每個PLL有一個預(yù)縮放因子（prescale counter ,N）和一個乘法因子（M）。輸入時鐘（fIN）經(jīng)由預(yù)縮放計數(shù)器（N）分頻后，產(chǎn)生PFD的輸入?yún)⒖紩r鐘（fREF），VCO的頻率（FVCO）等于該參考時鐘頻率（fREF）的M倍，其關(guān)系如下所示：fREF = fIN /NFVCO= fREFM＝fIN(M/N) 壓控振蕩器VCO的輸出再經(jīng)過降頻，作為最終的PLL輸出時鐘。2) C5C0有關(guān)的計數(shù)器包括：C5C0計數(shù)器相位移位設(shè)置（ФC5ФC0）、C5C0計數(shù)器旁路位、C5C0計數(shù)器高/低脈沖計數(shù)、C5C0計數(shù)器奇數(shù)劃分位。其中，C5C0是PLL的6個時鐘輸出端，每個輸出有一個唯一的后縮放計數(shù)器（postscale counter,G），用于降低高頻VCO，產(chǎn)生最終的PLL輸出時鐘。輸出時鐘的頻率fout與VCO的頻率FVCO的關(guān)系如下所示：fout= FVCO /G = fIN (M/(NG))后縮放計數(shù)器（本文中用字符G表示）的值由“高脈沖計數(shù)和低脈”和“低脈沖計數(shù)”兩個計數(shù)器組成，關(guān)系如下：后縮放計數(shù)器值 = 時鐘輸出高脈沖計數(shù)值 ＋ 時鐘輸出低脈沖計數(shù)值其中，“C5C0計數(shù)器高/低脈沖計數(shù)”要根據(jù)M、N計數(shù)器的值和輸入/輸出時鐘的關(guān)系來確定，其連同相應(yīng)的“奇數(shù)劃分位”主要與占空比調(diào)整有關(guān)： “奇數(shù)劃分位”的含義是將“時鐘輸出高脈沖計數(shù)值”“時鐘輸出低脈沖計數(shù)值”。比如，對應(yīng)的“后縮放計數(shù)器值”為3，要求占空比為50% 時，“時鐘輸出高脈沖計數(shù)值”和“時鐘輸出低脈沖計數(shù)值” 應(yīng)該依次為2和1，占空比=（2 – ）/3 100％ = 50%?；蛘?，可以通過下面的式子來計算占空比：占空比 = 時鐘輸出高脈沖計數(shù) 247。 （時鐘輸出高脈沖計數(shù)值 ＋ 時鐘輸出低脈沖計數(shù)值 ＋ 后縮放計數(shù)器的奇數(shù)劃分位） 100％3) 與頻帶寬度（width）有關(guān)的計數(shù)器包括：電荷泵（CP）設(shè)置、環(huán)路濾波器（LF）電阻與電容設(shè)置。這些是與頻帶寬度（bandwidth）相關(guān)的計數(shù)器。一般地，頻帶寬度設(shè)得較大時，PLL能較快地重新鎖定時鐘；頻帶寬度較小時，能夠較好地過濾輸入時鐘的抖動。與頻帶寬度相關(guān)的這些計數(shù)器，一般使用Quartus II軟件在添加PLL時所自動設(shè)定的值，（如圖32所示）。事實上，上面所舉的例子中，“表35 PLL的掃描鏈（計數(shù)器）的重配置數(shù)據(jù)”已經(jīng)例出了這里所提到的大多數(shù)計數(shù)器，只有“C5C2計數(shù)器高/低脈沖計數(shù)”和“C5C2計數(shù)器奇數(shù)劃分位”這些計數(shù)器因為沒有用到，而沒有例出。其實，C5C0這六個EPLL的時鐘輸出端中，每個輸出端所對應(yīng)的計數(shù)器是一一對應(yīng)的，可以類似地進(jìn)行設(shè)定。對于這些計數(shù)器，上面的表35中已經(jīng)給出了其對應(yīng)的counter_type[3:0]和couter_param[2:0]這兩個寄存器的值，而表35沒有給出的一些值（“C5C2計數(shù)器高/低脈沖計數(shù)”和“C5C2計數(shù)器奇數(shù)劃分位”），如表36所示：表36 其他可能需要配置的計數(shù)器及其對應(yīng)的counter_type和counter_param要寫入的計數(shù)器counter_type[3:0]counter_param[2:0]data_in[8:0]C5計數(shù)器高脈沖計數(shù)900C5計數(shù)器低脈沖計數(shù)910C5計數(shù)器奇數(shù)劃分位950C4計數(shù)器高脈沖計數(shù)800C4計數(shù)器低脈沖計數(shù)810C4計數(shù)器奇數(shù)劃分位850C3計數(shù)器高脈沖計數(shù)700C3計數(shù)器低脈沖計數(shù)710C3計數(shù)器奇數(shù)劃分位750C2計數(shù)器高脈沖計數(shù)600C2計數(shù)器低脈沖計數(shù)610C2計數(shù)器奇數(shù)劃分位650N計數(shù)器值000因為，這些計數(shù)器相關(guān)的旁路位已被設(shè)為有效（如表35所示，C5C2和N的旁路位均被設(shè)為1），在實際應(yīng)用這些計數(shù)器不會用到，故其值都可以設(shè)為0；當(dāng)然，也可以不做設(shè)定。 M、N計數(shù)器的調(diào)整可重配置的P