【正文】 表中的數(shù)字用十進(jìn)制數(shù)給出，每一行對(duì)應(yīng)著一個(gè)可以修改的計(jì)數(shù)器；最左邊是計(jì)數(shù)器的描述；緊跟著的是與該計(jì)數(shù)器對(duì)應(yīng)的counter_type和counter_param值；之后，分別是輸入時(shí)鐘在對(duì)應(yīng)于不同的Pixel Rate(MHz)值時(shí)應(yīng)該寫(xiě)入data_in寄存器的內(nèi)容。而PLL的兩個(gè)時(shí)鐘輸出端C0和C1的“輸出時(shí)鐘頻率：輸入時(shí)鐘頻率”的比值，即倍頻率，依次設(shè)為1：1和2：1。這些參數(shù)主要根據(jù)下表[4]中Pixel Rate(MHz)頻率設(shè)定，具體參數(shù)源于對(duì)應(yīng)于該頻率的MIF文件。 表A2 FPLL計(jì)數(shù)器與counter_param和counter_type對(duì)應(yīng)關(guān)系計(jì)數(shù)器描述counter_typecounter_param電荷泵電流20環(huán)路濾波器電阻21環(huán)路濾波器電容22M相位移位設(shè)置12C3計(jì)數(shù)器相位移位設(shè)置72C2計(jì)數(shù)器相位移位設(shè)置62C1計(jì)數(shù)器相位移位設(shè)置52C0計(jì)數(shù)器相位移位設(shè)置42C0計(jì)數(shù)器高脈沖計(jì)數(shù)40C0計(jì)數(shù)器旁路位44C0計(jì)數(shù)器低脈沖計(jì)數(shù)41C0計(jì)數(shù)器奇數(shù)劃分位45C1計(jì)數(shù)器高脈沖計(jì)數(shù)50C1計(jì)數(shù)器旁路位54C1計(jì)數(shù)器低脈沖計(jì)數(shù)51C1計(jì)數(shù)器奇數(shù)劃分位55C2計(jì)數(shù)器高脈沖計(jì)數(shù)60C2計(jì)數(shù)器旁路位64C2計(jì)數(shù)器低脈沖計(jì)數(shù)61C2計(jì)數(shù)器奇數(shù)劃分位65C3計(jì)數(shù)器高脈沖計(jì)數(shù)70C3計(jì)數(shù)器旁路位74C3計(jì)數(shù)器低脈沖計(jì)數(shù)71C3計(jì)數(shù)器奇數(shù)劃分位75m 計(jì)數(shù)器高脈沖計(jì)數(shù)10m 計(jì)數(shù)器旁路 14m計(jì)數(shù)器低脈沖計(jì)數(shù)11m 計(jì)數(shù)器奇數(shù)劃分位 15n 計(jì)數(shù)器 nominal count 00n計(jì)數(shù)器旁路位05FPLL的電荷泵電流及其環(huán)路濾波器的電阻和電容取值與EPLL的（參照表3表38和表39）有些差別，F(xiàn)PLL的這些計(jì)數(shù)器的取值如表A3～表A5所示。 快速鎖相環(huán)的可配置計(jì)數(shù)器在重配置時(shí)，F(xiàn)PLL的各個(gè)可配置計(jì)數(shù)器與相應(yīng)的counter_type和counter_param寄存器值的對(duì)應(yīng)關(guān)系，可以按照表33和表34來(lái)進(jìn)行選擇。表A1 Fast PLL配置掃描鏈位圖Fast PLL 掃描鏈位圖PLL組件長(zhǎng)度(bits)LSB MSB0123電荷泵設(shè)置[3:0]44567891011環(huán)路濾波器設(shè)置[11:4]812 13 M相位移位設(shè)置214 15 C3計(jì)數(shù)器相位移位設(shè)置216 17 C2計(jì)數(shù)器相位移位設(shè)置218 19 C1計(jì)數(shù)器相位移位設(shè)置220 21 C0計(jì)數(shù)器相位移位設(shè)置222 23 24 25 C0計(jì)數(shù)器高脈沖計(jì)數(shù)426 C0計(jì)數(shù)器旁路位127 28 29 30 C0計(jì)數(shù)器低脈沖計(jì)數(shù)431 C0計(jì)數(shù)器奇數(shù)劃分位132 33 34 35 C1計(jì)數(shù)器高脈沖計(jì)數(shù)436 C1計(jì)數(shù)器旁路位137 38 39 40 C1計(jì)數(shù)器低脈沖計(jì)數(shù)441 C1計(jì)數(shù)器奇數(shù)劃分位142 43 44 45 C2計(jì)數(shù)器高脈沖計(jì)數(shù)446 C2計(jì)數(shù)器旁路位147 48 49 50 C2計(jì)數(shù)器低脈沖計(jì)數(shù)451 C2計(jì)數(shù)器奇數(shù)劃分位152 53 54 55 C3計(jì)數(shù)器高脈沖計(jì)數(shù)456 C3計(jì)數(shù)器旁路位157 58 59 60 C3計(jì)數(shù)器低脈沖計(jì)數(shù)461 C3計(jì)數(shù)器奇數(shù)劃分位162 63 64 65 m 計(jì)數(shù)器高脈沖計(jì)數(shù)466 m 計(jì)數(shù)器旁路 167 68 69 70 m計(jì)數(shù)器低脈沖計(jì)數(shù)471 m 計(jì)數(shù)器奇數(shù)劃分位 172 73 n 計(jì)數(shù)器 nominal count 274 n計(jì)數(shù)器旁路位1掃描鏈長(zhǎng)度75由表中可以看出，快速鎖相環(huán)（FPLL）相應(yīng)的可重配置的計(jì)數(shù)器與增強(qiáng)型鎖相環(huán)（EPLL）的類(lèi)似，但還有些不同：1) FPLL的不包含m計(jì)數(shù)器spread count及相應(yīng)的旁路位、n計(jì)數(shù)器spread count及相應(yīng)的旁路位；2) FPLL的后縮放計(jì)數(shù)器只有4組，即C0C3（EPLL的是6組，C0C5）；3) FPLL的M 計(jì)數(shù)器與EPLL的稍有不同，主要由 “M 計(jì)數(shù)器高脈沖計(jì)數(shù)”、“M 計(jì)數(shù)器低脈沖計(jì)數(shù)”和“m 計(jì)數(shù)器奇數(shù)劃分位”這三部分組成，與后縮放計(jì)數(shù)器類(lèi)似。 快速鎖相環(huán)的掃描鏈快速鎖相環(huán)（Fast PLL）的掃描鏈只有75位，其對(duì)應(yīng)的掃描鏈位圖如表A1所示。附錄A 快速鎖相環(huán)的使用簡(jiǎn)介正文中，主要針對(duì)增強(qiáng)型鎖相環(huán)的使用（EPLL）做了介紹，快速鎖相環(huán)（FPLL）的重配置與增強(qiáng)型鎖相環(huán)的類(lèi)似，都可以通過(guò)在用Quartus ，來(lái)對(duì)要配置的計(jì)數(shù)器的值進(jìn)行設(shè)定，其重配置過(guò)程可以參照EPLL的配置過(guò)程進(jìn)行。同時(shí)，為了讓C1的輸出不改變，應(yīng)對(duì)C1對(duì)應(yīng)的后縮放計(jì)數(shù)做調(diào)整。若要調(diào)整C0的倍頻為4倍頻，因?yàn)?，此時(shí)M/N值不能被4整除，所以需要調(diào)整M的值。如果單獨(dú)調(diào)整“后縮放計(jì)數(shù)器”仍不能滿(mǎn)足要求，則需要調(diào)整相應(yīng)的M、N值來(lái)實(shí)現(xiàn)目的，下面通過(guò)一個(gè)實(shí)例來(lái)說(shuō)明。比如，Quartus II軟件可以選擇M=2，N=1，這時(shí)VCO頻率為700MHz。一般來(lái)說(shuō)，優(yōu)先調(diào)整“后縮放計(jì)數(shù)器”的值，因?yàn)?，M、N的值調(diào)整可能會(huì)引起PLL失去鎖定。比如，要將C0的占空比調(diào)整為20%，則可以修改其高脈沖計(jì)數(shù)、低脈沖計(jì)數(shù)依次為2和8（保持其和等于10，2 + 8 = 10），具體操作為：write_paramcounter_type[3:0]counter_param[2:0]data_in[8:0]含義保持一個(gè)clock周期402C0計(jì)數(shù)器的高脈沖計(jì)數(shù)改為2保持一個(gè)clock周期418C0計(jì)數(shù)器的低脈沖計(jì)數(shù)改為8最后，啟動(dòng)重配置信號(hào)reconfig有效，就可以完成占空比的修改。 10 ＝ 5％ ；C0的當(dāng)前的占空比 = 5 / (5 + 5 + 0) = 50 % ；同理，可算出C1的postscale counte值為5，占空周期精度為10%，當(dāng)前的占空比為： 3 / (3 + 2 +1) = 50%。以調(diào)整C0和C1的占空比為例，首先，可以先通過(guò)read_param等信號(hào)讀出以下計(jì)數(shù)器的值：C0計(jì)數(shù)器高脈沖計(jì)數(shù)（C0 Counter High cycles Count）C0計(jì)數(shù)器低脈沖計(jì)數(shù)（C0 Counter Low cycles Count）C0計(jì)數(shù)器奇數(shù)劃分位（Counter odd division bit）C1計(jì)數(shù)器高脈沖計(jì)數(shù)（C0 Counter High cycles Count）C1計(jì)數(shù)器低脈沖計(jì)數(shù)（C0 Counter Low cycles Count）C1計(jì)數(shù)器奇數(shù)劃分位（Counter odd division bit）讀出這幾個(gè)計(jì)數(shù)器的值的具體操作為：read_paramcounter_type[3:0]counter_param[2:0]對(duì)應(yīng)計(jì)數(shù)器data_out[8:0]保持一個(gè)clock周期40C0高脈沖計(jì)數(shù)5保持一個(gè)clock周期41C0低脈沖計(jì)數(shù)5保持一個(gè)clock周期45C0奇數(shù)劃分位0保持一個(gè)clock周期50C1高脈沖計(jì)數(shù)3保持一個(gè)clock周期51C1低脈沖計(jì)數(shù)2保持一個(gè)clock周期55C1奇數(shù)劃分位1其中，data_out[8:0]是從PLL的掃描鏈內(nèi)讀出來(lái)的值，對(duì)于每個(gè)具體的PLL，其設(shè)置值不盡相同。“后縮放計(jì)數(shù)器的值”可以通過(guò)以下的關(guān)系式得到：后縮放計(jì)數(shù)器值 = （M / N）/ 倍頻率或者后縮放計(jì)數(shù)器值 = 時(shí)鐘輸出高脈沖計(jì)數(shù)值 ＋ 時(shí)鐘輸出低脈沖計(jì)數(shù)值而占空比 = 時(shí)鐘輸出高脈沖計(jì)數(shù) 247。例如，如果G0計(jì)數(shù)器為10，占空比增量是5%，范圍從5%到90%。由于硬件的限制，你不能實(shí)現(xiàn)84%的占空比，因?yàn)閷?duì)于給定的計(jì)數(shù)器值你不能實(shí)現(xiàn)最接近100%的值。例如，如果后縮放計(jì)數(shù)器的值為3，允許的占空比為50%%。Quartus II軟件使用輸入頻率和目的倍增/倍減比率來(lái)選擇后縮放計(jì)數(shù)器。 輸出時(shí)鐘的占空比調(diào)整可編程占空比功能允許你設(shè)置PLL時(shí)鐘輸出的占空比。事實(shí)上，在朝一個(gè)固定方向進(jìn)行相位調(diào)整時(shí)（一直向前調(diào)整或一直向后調(diào)整），只在第一次需要往counter_type、counter_param和data_in這些寄存器中寫(xiě)入值1或3（對(duì)應(yīng)相位向前或相位向后調(diào)整），之后，只要啟動(dòng)若干次reconfig就可以達(dá)到調(diào)整需要的相位偏移量的要求，不需要重復(fù)在寫(xiě)上面這些寄存器（因?yàn)橹竺看芜@些寄存器的值都與第一次的一樣）。在實(shí)際的相位調(diào)整中，可以先將PLL復(fù)位，然后，再按照上表進(jìn)行相位的調(diào)整。 輸出時(shí)鐘的相位調(diào)整表310 Stratix II PLL相位控制位的定義每個(gè)鎖相環(huán)對(duì)應(yīng)的輸出端（C0C5）都對(duì)應(yīng)著2bits的相位調(diào)整位，這2bits所表示的含義表310所示，有2個(gè)可調(diào)整值，其中，值1（二進(jìn)制的“01”）表示將相位向后調(diào)整一個(gè)phase step，每個(gè)phase step是VCO周期的八分之一，即將相位向后調(diào)整VCO的45度；值3（二進(jìn)制的“11”）表示將相位向前調(diào)整VCO的一個(gè)phase step。 電荷泵電流計(jì)數(shù)器、環(huán)路濾波器電容和電阻計(jì)數(shù)器，其調(diào)整范圍如表3表38和表39所示。如圖311所示，環(huán)路濾波器的輸出電壓可以通過(guò)調(diào)整電阻R和電容Ch來(lái)進(jìn)行改變。環(huán)路濾波器還消除了電荷泵的干擾，防止電壓過(guò)沖，這樣就會(huì)最小化VCO的抖動(dòng)。反之，如果收到下降信號(hào)，電流就會(huì)流出環(huán)路濾波器（IDN）。PFD輸出這些上升和下降信號(hào)給電荷泵（CP）。如果PFD產(chǎn)生上升信號(hào)，然后VCO就會(huì)增加。壓控振蕩器（VCO）通過(guò)自振輸出一個(gè)時(shí)鐘，同時(shí)反饋給輸入端的頻率相位檢測(cè)器（PFD），PFD根據(jù)比較輸入時(shí)鐘和反饋時(shí)鐘的相位來(lái)判斷VCO輸出的快慢，同時(shí)輸出上升（Pumpup）或下降（Pumpdown）信號(hào)，決定VCO是否需要以更高或更低的頻率工作。 Stratix II FPGA的EPLL的bandwidth范圍為130kHz～；～28MHz[3]。 與頻帶寬度（bandwidth）有關(guān)計(jì)數(shù)器的調(diào)整涉及PLL頻帶寬度（bandwidth）的調(diào)整的主要的三個(gè)計(jì)數(shù)器是：電荷泵電流計(jì)數(shù)器、環(huán)路濾波器電容和電阻計(jì)數(shù)器。這幾個(gè)計(jì)數(shù)器還與占空比有關(guān)：占空比 = 時(shí)鐘輸出高脈沖計(jì)數(shù) 247。根據(jù)上文提到的內(nèi)容可知：fout = fIN (M/(NG))其中，fout為輸出時(shí)鐘的頻率，fVCO 為VCO的輸出頻率，G為后縮放計(jì)數(shù)器的值，M為反饋計(jì)數(shù)器值，N為預(yù)縮放計(jì)數(shù)器值。這樣，對(duì)[40,100]這個(gè)頻率范圍的輸入時(shí)鐘，（M/N）的可以取值為8或10。又因?yàn)镸、N都是整數(shù)，且。這樣的一組（M/N）的值可以這樣求得：先通過(guò)公式：Min( fIN ) ≤ fIN (M/N) ≤ Max( fvco ) 求出于每個(gè)輸入時(shí)鐘頻率fIN對(duì)應(yīng)的(M/N)的取值范圍，這組（M/N）就是不同fIN所公有的(M/N)值。如果，將N計(jì)數(shù)器的旁路位設(shè)為有效（即設(shè)為值1），即不使用預(yù)縮放計(jì)數(shù)器N，這種情況下，在計(jì)算時(shí)將N 值取成1。VCO的頻率范圍計(jì)算公式為：fVCO= fIN (M/N) ； 即VCO的頻率跟PLL的輸入時(shí)鐘頻率（fIN）、M計(jì)數(shù)器的值和N計(jì)數(shù)器的值有關(guān)系；若輸入時(shí)鐘的頻率變化導(dǎo)致通過(guò)上面公式計(jì)算的fVCO值超出調(diào)整范圍時(shí)，要適當(dāng)?shù)卣{(diào)整M和N計(jì)數(shù)器的值，以使得fVCO能在這個(gè)調(diào)整范圍之內(nèi)。VCO的輸出頻率有一個(gè)范圍，在調(diào)整參數(shù)時(shí)要注意參數(shù)所決定的VCO頻率在這個(gè)范圍之內(nèi)。 M、N計(jì)數(shù)器的調(diào)整可重配置的PLL的計(jì)數(shù)器的調(diào)整范圍一方面受限于其用于計(jì)數(shù)的位數(shù)（如表21所示），另一方面還受到實(shí)際應(yīng)用環(huán)境的影響。其實(shí)，C5C0這六個(gè)EPLL的時(shí)鐘輸出端中，每個(gè)輸出端所對(duì)應(yīng)的計(jì)數(shù)器是一一對(duì)應(yīng)的，可以類(lèi)似地進(jìn)行設(shè)定。與頻帶寬度相關(guān)的這些計(jì)數(shù)器，一般使用Quartus II軟件在添加PLL時(shí)所自動(dòng)設(shè)定的值，（如圖32所示）。這些是與頻帶寬度（bandwidth）相關(guān)的計(jì)數(shù)器?；蛘?，可以通過(guò)下面的式子來(lái)計(jì)算占空比：占空比 = 時(shí)鐘輸出高脈沖計(jì)數(shù) 247。輸出時(shí)鐘的頻率fout與VCO的頻率FVCO的關(guān)系如下所示：fout= FVCO /G = fIN (M/(NG))后縮放計(jì)數(shù)器（本文中用字符G表示）的值由“高脈沖計(jì)數(shù)和低脈”和“低脈沖計(jì)