【文章內(nèi)容簡(jiǎn)介】 提供給其他模塊。在RT模式只需要發(fā)送狀態(tài)字、數(shù)據(jù)字和方式指令數(shù)據(jù)碼，數(shù)據(jù)字計(jì)數(shù)需要從命令字的字計(jì)數(shù)字段提取，方式指令數(shù)據(jù)碼是BC通過方式指令字讀取的RT狀態(tài)，包括上一狀態(tài)字、上一命令字、矢量字等。Moore型有限狀態(tài)機(jī)的輸出只與有限狀態(tài)機(jī)的當(dāng)前狀態(tài)有關(guān)，與輸入信號(hào)的當(dāng)前值無關(guān)。.state logicoutput logicstate registerinput state output current stateclokreset Moore型有限狀態(tài)機(jī)示意圖Moore型有限狀態(tài)機(jī)在時(shí)鐘clock脈沖的有效邊沿后的有限個(gè)門延時(shí)后，輸出達(dá)到穩(wěn)定值。即使在一個(gè)時(shí)鐘周期內(nèi)輸入信號(hào)發(fā)生變化，輸出也會(huì)在一個(gè)完整的時(shí)鐘周期內(nèi)保持穩(wěn)定值而不變。輸入對(duì)輸出的影響要到下一個(gè)周期才能反映出來，Moore型有限狀態(tài)機(jī)最重要的特點(diǎn)就是將輸入與輸出信號(hào)隔離開來。單進(jìn)程Moore型有限狀態(tài)機(jī)，其VHDL語言描述如下：Library ieee。Use 。Entity moore is Port(datain : in std_logic_vector(1 downto 0)。 Clk,clr : in std logic。 q : out std_logic_vector(3 downto 0)。End moore。Architecture behav of moore is Type st_type is (st0,st1,st2,st3,st4)。Signal c_st : st_type。BeginProcesss(clk,clr)BeginIf clr=’1’ then C_st=st0。 q=”0000”。Elsif clk event and clk=’1’ then Case c_st is When st0=if datain”10” then c st=st1。 Else c_st=st0。 end if。 q=”1001”。 When st1=if datain”11” then c st=st2。 Else c_st=st1。 end if。 q=”0101”。 When st2=if datain”01” then c st=st3。 Else c_st=st0。 end if。 q=”1100”。 When st3=if datain”00” then c st=st4。 Else c_st=st2。 end if。 q=”0010”。When st4=if datain”11” then c st=st0。 Else c_st=st3。 end if。 q=”1001”。 When others=c_st,=st0。 End case。End if。End process。End behav。其特點(diǎn)是組合進(jìn)程和時(shí)序進(jìn)程在同一個(gè)進(jìn)程中，此進(jìn)程可以認(rèn)為是一個(gè)混合進(jìn)程。注意在此進(jìn)程中，CASE語句處于測(cè)試時(shí)鐘上升沿的ELSIF語句中，因此在綜合時(shí)，對(duì)Q的賦值操作必然引進(jìn)對(duì)Q鎖存的鎖存器。這就是說，此進(jìn)程中能產(chǎn)生兩組同步的時(shí)序邏輯電路，一組是狀態(tài)機(jī)本身，另一組是由CLK作為鎖存信號(hào)的4位鎖存器，負(fù)責(zé)鎖存輸出數(shù)據(jù)Q。與多進(jìn)程的狀態(tài)機(jī)相比，這個(gè)狀態(tài)機(jī)結(jié)構(gòu)的優(yōu)勢(shì)是，輸出信號(hào)不會(huì)出現(xiàn)毛刺現(xiàn)象。這是由于Q的輸出信號(hào)在下一個(gè)狀態(tài)出現(xiàn)時(shí)，由時(shí)鐘上升沿鎖入鎖存器后輸出，即有時(shí)序器件同步輸出，從而很好地避免了競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。從輸出的時(shí)序上看，由于Q的輸出信號(hào)要等到進(jìn)入下一狀態(tài)的時(shí)鐘信號(hào)的上升沿進(jìn)行鎖存，即Q的輸出信號(hào)在當(dāng)前狀態(tài)中由組合電路產(chǎn)生，而在穩(wěn)定了一個(gè)時(shí)鐘周期后在次態(tài)由鎖存器輸出，因此要比多進(jìn)程狀態(tài)機(jī)的輸出晚一個(gè)時(shí)鐘周期，這是此類狀態(tài)機(jī)的缺點(diǎn)。： 單進(jìn)程Moore型狀態(tài)機(jī)的工作時(shí)序 1：I/O寫寄存器寄存器的寫操作VHDL語言描述如下:write:proeess(strb，wr) FPGA的I/O端口進(jìn)程beginif(wr’event and wr=’0’)then 寫信號(hào)wr有效時(shí)繼續(xù)執(zhí)行該進(jìn)程if(ios=’0’ and strb=’0’)then 判斷是信息否是寫外部I/O端口case addr iswhen”11111”=mandword=datadsp。 寫入I/O地址IFwhen”11110”=dataword=datadsp。 寫入I/O地址IEwhen”11101”=timerword=datadsp。 寫入I/O地址IDwhen others=null。end case。end if。end if。end proeess。:圖中在wr下降沿，在strb和ios信號(hào)為低電平時(shí)分別對(duì)I/O端口1F，lE，1D都進(jìn)行了寫操作。 I/O接口寫操作2：I/O讀寄存器讀寄存器的VHDL實(shí)現(xiàn)如下:read:process(strb，rd) 讀FPGA的I/O進(jìn)程beginif(rd’event and rd=’0’)then 讀信號(hào)rd有效時(shí)執(zhí)行該進(jìn)程if(ios=’0’ and strb=’0’)then 判斷端口狀態(tài)case addr iswhen”11100”=datadsp=datal553。 讀出1553B數(shù)據(jù)，地址ICwhen”11011”=datadsp=statusl553。 讀出1553B狀態(tài)，地址IBwhen”11010”=datadsp=timervalue。 讀出計(jì)數(shù)器的值，地址IAwhen other=datadsp=”zzzzzzzzzzzzzzzz”。 讀其它I/O端口則總線置為高阻狀態(tài)end case。end if。elsedatadsp= “zzzzzzzzzzzzzzzz”。end if。end process: 計(jì)數(shù)器計(jì)數(shù)器單元的功能是實(shí)現(xiàn)一個(gè)4~12微妙的計(jì)數(shù)器。該計(jì)數(shù)器的輸入信號(hào)有:(l)clock32m，32兆赫茲的時(shí)鐘輸入信號(hào)。(2)timerstart，計(jì)數(shù)器啟動(dòng)信號(hào)。 TIMRERDATAIN[8…0]CLOCK32MTIMERSTARTTIMERCLR SUPERTIMEATIMERCTLDATAIN[8…0] CLOCK32MTIMERSTART TIMERRORTIMERCLRTIMERCTL 計(jì)數(shù)器方框圖(3)timerclr，計(jì)數(shù)器清零信號(hào)；(4)timerctl，計(jì)數(shù)器控制信號(hào)，當(dāng)該端口收到一個(gè)高脈沖時(shí)，表示F206要寫入新的計(jì)數(shù)值，該計(jì)數(shù)值由F206通過I/O地址ID寫入FPGA的寄存器timerword；計(jì)數(shù)器收到該信號(hào)后，就會(huì)把新的計(jì)數(shù)值裝入計(jì)數(shù)周期單元中，該值由用戶自己定義大小，它的取值范圍M為：4微妙 12微妙計(jì)數(shù)器的時(shí)鐘周期 計(jì)數(shù)器的時(shí)鐘周期 可算得，128 384之間；(5)datain[0..8]這9位數(shù)據(jù)線是寫入計(jì)數(shù)周期的數(shù)據(jù)輸入；(6)timererror，它是一個(gè)輸出信號(hào)，高脈沖表示計(jì)數(shù)器超時(shí)錯(cuò)誤(超過了timerword的值的大小)。在收到一個(gè)timerstart信號(hào)后，計(jì)數(shù)器開始計(jì)數(shù)，只要中間過程中沒收到清零信號(hào)，當(dāng)計(jì)數(shù)值到達(dá)timerword以后，就會(huì)在timererror輸出一個(gè)電平，該輸出會(huì)通知中斷單元發(fā)送一個(gè)超時(shí)中斷給F206。下面是產(chǎn)生timererror信號(hào)的VHDL語言描述：eounter:proeess(eloek32m) ——計(jì)數(shù)進(jìn)程beginif(cloek32m=’l’)then ——計(jì)數(shù)器時(shí)鐘信號(hào)if(timercl=’1’)then ——1為清零信號(hào)有效timereontervalue=imerword。 ——如果清零則把計(jì)數(shù)最大值timerword裝入elsif(starttime=’1’)then ——是否收到計(jì)數(shù)器開始信號(hào)timercontervalue=timercontervalue+1。 ——每一個(gè)loek32m時(shí)鐘到后計(jì)數(shù)值加—if(timereontervalue=timerword)then ——判斷計(jì)數(shù)值是否大于最大值timerwordtimererror=’1’。 ——送出超時(shí)錯(cuò)誤信號(hào)timercontervalue=0: ——計(jì)數(shù)值清零elsetimererror=’1’。 ——個(gè)時(shí)鐘周期后清零end if。end if。end if。end process。 MILSTD1553B總線為軍用總線，廣泛運(yùn)用于航空電子綜合系統(tǒng)中，1553B總線自身在兼顧實(shí)時(shí)性的條件下，采用了合理的差錯(cuò)控制措施即反饋重傳糾錯(cuò)(ARQ)方法來保證數(shù)據(jù)傳輸?shù)目煽啃浴６偩€接口是實(shí)現(xiàn)航空電子綜合化系統(tǒng)的關(guān)鍵部件，主要完成總線的信息綜合，資源共享，任務(wù)協(xié)調(diào)和容錯(cuò)重構(gòu)。航空電子系統(tǒng)對(duì)于可靠性的要求嚴(yán)格，所以對(duì)于MILSTD1553B總線接口的可靠性設(shè)計(jì)就顯得尤為重要。 在該總線接口設(shè)計(jì)過程中要保證電路可靠的工作，錯(cuò)誤檢測(cè)是一個(gè)至關(guān)重要的部分，一般要提高系統(tǒng)工作的可靠性要從兩方面出發(fā)：硬件和軟件。在硬件上由于數(shù)字電路設(shè)計(jì)中對(duì)于故障的處理可采用冗余技術(shù)，將故障的影響掩蓋起來。在本次設(shè)計(jì)中主要從軟件上進(jìn)行可靠性設(shè)計(jì)，對(duì)總線上的數(shù)據(jù)進(jìn)行曼徹斯特 II型碼字的解碼、采用奇偶校驗(yàn)的方法對(duì)接收的數(shù)據(jù)進(jìn)行編碼檢錯(cuò)，同時(shí)包括系統(tǒng)的時(shí)間范圍要求如消息間隔和RT響應(yīng)時(shí)間等，以及對(duì)消息進(jìn)行字計(jì)數(shù)檢測(cè)等，這樣可以在增加少量硬件的基礎(chǔ)上迅速地完成檢錯(cuò)任務(wù)。 該檢錯(cuò)控制模塊分為三部分:字計(jì)數(shù)部分、RT，的響應(yīng)超時(shí)檢測(cè)和中斷信號(hào)產(chǎn)生部分。字計(jì)數(shù)部分： 用于檢測(cè)發(fā)送或接收消息的過程中數(shù)據(jù)字個(gè)數(shù)是否正確，判斷是否發(fā)送/接收規(guī)定個(gè)數(shù)的數(shù)據(jù)字。工作在 BC 模式時(shí)，根據(jù)來自自身命令字分析模塊的消息類型、加載信號(hào)、數(shù)據(jù)字計(jì)數(shù)值，以及來自編解碼模塊的數(shù)據(jù)發(fā)送/接收完畢信號(hào)、總線上輸入輸出的曼徹斯特碼正反相信號(hào)來控制字計(jì)數(shù)。 RT響應(yīng)超時(shí)檢測(cè)RT_ADDR RT地址輸入RESET 復(fù)位信號(hào)‘0’有效CLK12 系統(tǒng)時(shí)鐘錯(cuò)誤中斷產(chǎn)生單元MODE 模式選擇 RTCS RT響應(yīng)超時(shí)信號(hào)RX/RX_N 接受曼徹斯特碼 REQ_AYN 異步請(qǐng)求信號(hào)TX/TX_N 發(fā)送狀態(tài)曼徹斯特碼 CODE_ERR 總線碼字錯(cuò)誤信號(hào) PARITY_ERR 奇偶校驗(yàn)錯(cuò)誤字計(jì)數(shù)單元 RAERR RT地址錯(cuò)誤 STAERR 狀態(tài)字錯(cuò)誤位置位T_R 當(dāng)前消息類型 CNTERR 字錯(cuò)誤信號(hào)RX_RDY 接收數(shù)據(jù)完畢信號(hào)TX_RDY 發(fā)送數(shù)據(jù)完畢信號(hào)CNT 數(shù)據(jù)字計(jì)數(shù)值fa 發(fā)出中斷INT1LOAD 數(shù)據(jù)字技術(shù)加載信號(hào)圖 檢錯(cuò)控制部分輸入輸出管腳說明圖該模塊的工作過程如下：由總線上曼徹斯特碼型的正反相信號(hào)來判斷是否正在接收/發(fā)送數(shù)據(jù)，再根據(jù)編解碼模塊的接收/發(fā)送完畢反饋信號(hào) RX_RDY、TX_RDY 來進(jìn)行計(jì)數(shù)，每接收或發(fā)送出一個(gè)有效數(shù)據(jù)相應(yīng)的計(jì)數(shù)信號(hào)減一；在接收時(shí)當(dāng)計(jì)數(shù)器的值減到“0”時(shí)，進(jìn)行 4us 時(shí)間的等待，如果無數(shù)據(jù)輸入則認(rèn)為數(shù)據(jù)個(gè)數(shù)不多于命令字規(guī)定的個(gè)數(shù)；若檢測(cè)到 4us 內(nèi)有數(shù)據(jù)輸入則認(rèn)為數(shù)據(jù)個(gè)數(shù)多于命令字規(guī)定的個(gè)數(shù)；當(dāng)計(jì)數(shù)的值不為“0”時(shí)，進(jìn)行計(jì)時(shí)，如果在 4us 內(nèi)沒有接收到有效的數(shù)據(jù)，就認(rèn)為接收到的數(shù)據(jù)個(gè)數(shù)少于命令字規(guī)定的個(gè)數(shù)；當(dāng)發(fā)送時(shí)，當(dāng)計(jì)數(shù)器的值減到“0”時(shí)，就不再發(fā)送數(shù)據(jù)；無論是少于還是多于規(guī)定的數(shù)據(jù)字個(gè)數(shù)均屬于字計(jì)數(shù)錯(cuò)誤，發(fā)送錯(cuò)誤標(biāo)志信號(hào) CNTERR。錯(cuò)誤中斷產(chǎn)生部分：錯(cuò)誤中斷產(chǎn)生部分根據(jù)系統(tǒng)中檢測(cè)到的錯(cuò)誤狀態(tài)來進(jìn)行中斷位的置位。包括各個(gè)其它模塊的異常。如奇偶校驗(yàn)錯(cuò)誤、位計(jì)數(shù)、字計(jì)數(shù)錯(cuò)誤、RT 響應(yīng)超時(shí)、狀態(tài)字返回錯(cuò)誤標(biāo)志、RT 地址錯(cuò)誤等發(fā)生以及有異步服務(wù)請(qǐng)求時(shí)，中斷信號(hào) INT1置“1”。 雙口RAM FIFO（First In First Out）全稱是先進(jìn)先出的存儲(chǔ)器。先進(jìn)先出也是FIFO的主要特點(diǎn)。 FIFO只允許兩端一個(gè)寫，一個(gè)讀，因此FIFO是一種半共享式存儲(chǔ)器。在雙機(jī)系統(tǒng)中，只允許一個(gè)CPU往FIFO寫數(shù)據(jù)，另一個(gè)CPU從FIFO讀數(shù)據(jù)。而且，只要注意標(biāo)志輸出，空指示不寫，滿指示不讀，就不會(huì)發(fā)生寫入數(shù)據(jù)丟失和讀出數(shù)據(jù)無效。雙口RAM和FIFO利用多端口存儲(chǔ)器設(shè)計(jì)多機(jī)系統(tǒng)。雙口RAM和FIFO比較如下：（1）FIFO的仲裁控制簡(jiǎn)單，但其容量不如雙口RAM。由于先進(jìn)先出的特點(diǎn)，特別適合數(shù)據(jù)緩沖和突發(fā)傳送數(shù)據(jù)。某些芯片的內(nèi)部就集成小容量FIFO，例如，