計算機組成原理第六章cpu的結(jié)構(gòu)和功能(編輯修改稿)
2025-05-29 03:44 本頁面
【文章內(nèi)容簡介】 中央處理器 算術(shù)邏輯單元 狀態(tài)條件寄存器 程序記數(shù)器 PC 地址寄存器 AR 地址總線 ABUS 數(shù)據(jù)總線 DBUS 累加器 AC 緩沖寄存器 DR CPU ALU 指令寄存器 IR 指令譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài)反饋 取指控制 執(zhí)行控制 c c c c +1 000 020 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 1中央處理器 算術(shù)邏輯單元 狀態(tài)條件寄存器 程序記數(shù)器 PC 地址寄存器 AR 地址總線 ABUS 數(shù)據(jù)總線 DBUS 累加器 AC 緩沖寄存器 DR CPU ALU 指令寄存器 IR 指令譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài)反饋 取指控制 執(zhí)行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 中央處理器 ? ADD指令的指令周期 ADD指令的指令周期由三個CPU周期組成。 第一個 CPU周期為取指令階段。 第二個 CPU周期中將操作數(shù)的地址送往地址寄存器并完成地址譯碼。 在第三個 CPU周期中從內(nèi)存取出操作數(shù)并執(zhí)行相加的操作。 中央處理器 一個 CPU周期 一個 CPU周期 取指令階段 執(zhí)行指令階段 開始 取指令 PC+1 對指令 譯碼 送操作數(shù) 地址 取下條指令 PC+1 取出操作數(shù) 執(zhí)行加 操作 一個 CPU周期 中央處理器 算術(shù)邏輯單元 狀態(tài)條件寄存器 程序記數(shù)器 PC 地址寄存器 AR 地址總線 ABUS 數(shù)據(jù)總線 DBUS 累加器 AC 緩沖寄存器 DR CPU ALU 指令寄存器 IR 指令譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài)反饋 取指控制 執(zhí)行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 021 ADD ADD 30 000 021 2000 030 000 006 0+6=6 000 006 中央處理器 ? STA指令的指令周期 STA指令的指令周期由四個 CPU周期組成 。 其中第一個 CPU周期仍然是取指令階段 ， 其過程和 CLA指令 、 ADD指令完全一樣 ， 不同的是此階段中程序計數(shù)器加 1后變?yōu)?23， 因而為取第四條指令做好了準備 。 我們假定 ， 第一個 CPU周期后結(jié)束 ， “ STA 40”指令已放入指令寄存器并完成譯碼測試 。 中央處理器 算術(shù)邏輯單元 狀態(tài)條件寄存器 程序記數(shù)器 PC 地址寄存器 AR 地址總線 ABUS 數(shù)據(jù)總線 DBUS 累加器 AC 緩沖寄存器 DR CPU ALU 指令寄存器 IR 指令譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài)反饋 取指控制 執(zhí)行控制 c c c c +1 20 21 22 23 24 30 40 CLA ADD 30 STA 40 NOP
教學課件相關(guān)推薦
鄂ICP備17016276號-1