【文章內(nèi)容簡介】 wire out。 //引用多路器實例 mux2_m (out, a, b, sel)。 //加入激勵信號 initial begin a=0。 b=1。 sel=0。 10 b=0。 10 b=1。 sel=1。 10 a=1。 10 $stop。 end 模塊的測試 觀察被測模塊的響應(yīng)： $time 返回當(dāng)前的仿真時刻 $monitor 只要在其變量列表中有某一個或某幾個變量值發(fā)生變化 ， 便在仿真單位時間結(jié)束時顯示其變量列表中所有變量的值 。 initial begin $monitor ($time, , “ out=%b a=%b sel=%b” , out,a,b,sel)。 end 模塊的測試 如何把被測模塊的輸出變化記錄到數(shù)據(jù)庫文件中 ？ 可用以下幾個系統(tǒng)任務(wù)： $fopen(“ name_of_file” )。 //打開記錄數(shù)據(jù)變化的數(shù)據(jù)文件 $fdisplay(file_descriptor,p1,p2,…… ,pn)。 //寫文件 $fmonitor(file_descriptor,p1,p2,…… ,pn)。 //寫文件 $fclose (file_description)。 //關(guān)閉文件 %m //顯示層次 $strobe //選通顯示 模塊的測試 值變轉(zhuǎn)儲文件 （ VCD） ： $dumpfile(“ ” )。 //打開 VCD數(shù)據(jù)庫用于記錄 $dumpvars()。 //選擇需要記錄的模塊實例或模塊實例信號 $dumpflush。 //將 VCD數(shù)據(jù)保存到磁盤 $dumpoff。 //停止記錄數(shù)據(jù)變化 $dumpon。 //重新開始記錄數(shù)據(jù)變化 $dumplimit(file_size)。 //規(guī)定 VCD文件的大小 （ 字節(jié) ） $dumpall。 //記錄所有指定信號的變化值 模塊的測試 下面的 Verilog 代碼段可以代替測試文件中的系統(tǒng)任務(wù)$monitor initial begin $dumpfile(“ ” ）； $dumpvars(0,top)。 end 模塊的測試 0代表轉(zhuǎn)儲 top下 各層的所有信號 數(shù)據(jù)流建模的基本語句， 用于對線網(wǎng)賦值 。必須以關(guān)鍵詞 assign開 始，語法如下： continuous_assign ::=assign [drive_strength] [delay3] list_of__assignments。 list_of__assignments ::=_assignment { ,_assignment} _assignment ::=_value=expression drive_strength是可選項，默認(rèn)為 strong1和 strong0 delay3也可選，用于指定賦值的延遲 數(shù)據(jù)流級建模 強度相同信號間或 Strong0和 Strong1發(fā)生競爭，結(jié)果為 X 只有 treg類型線網(wǎng)可具有存儲強度，為 large、 medium、 small 模塊的測試 數(shù)據(jù)流級建模 連續(xù)賦值語句特點 連續(xù)賦值語句左側(cè)必須是一個標(biāo)量或向量線網(wǎng)，或標(biāo)量和向量線網(wǎng)的拼接，不能是向量或向量寄存器 連續(xù)賦值總處于激活狀態(tài)，有任一個操作數(shù)變化，表達(dá)式都會被重新計算并賦給左邊的線網(wǎng) 操作數(shù)可以是標(biāo)量或向量的線網(wǎng)或寄存器，也可以是函數(shù)或調(diào)用 賦值延遲用于控制對線網(wǎng)賦予新值的時間，根據(jù)仿真單位進(jìn)行說明，對于描述電路中的時序非常有用 數(shù)據(jù)流級建模 例： 數(shù)據(jù)流級建模 ? 隱式連續(xù)賦值 在線網(wǎng)聲明的同時進(jìn)行賦值 由于線網(wǎng)只能被聲明一次，因此對線網(wǎng)的隱式聲明賦值只能有一次 數(shù)據(jù)流級建模 隱式線網(wǎng)聲明 如果一個信號被用在連續(xù)賦值語句的左側(cè)，則 Verilog編譯器認(rèn)為該信號是一個隱式聲明的線網(wǎng) 如果線網(wǎng)被連接到模塊的端口上，則 Verilog編譯器認(rèn)為隱式聲明線網(wǎng)的寬度等于模塊端口的寬度 數(shù)據(jù)流級建模 普通賦值延遲 在連續(xù)賦值語句中說明延遲值 慣性延遲 :任何小于該延時值的變化都不能被傳輸下去，如果是傳輸延時沒有這個限制。 (對于慣性延遲 ) 慣性延時（ inertial delay）通常在信號通過邏輯門的時候發(fā)生。脈沖寬度小于復(fù)制延遲的輸入變化不會對輸出產(chǎn)生影響。 原語門，開關(guān)，連續(xù)賦值語句和 MIPD （ module input port delay） 的延遲只能是慣性延遲。 (對于傳輸延遲 ) 傳輸延時 （ Transport delay） 相當(dāng)于信號通過了一條擁有固定延時的 傳輸線 數(shù)據(jù)流級建模 ? 隱式連續(xù)賦值延遲 用隱式連續(xù)賦值語句來說明對線網(wǎng)的賦值以及賦值延遲 ? 線網(wǎng)聲明延遲 在聲明線網(wǎng)時指定一個延遲，對該線網(wǎng)的任何賦值都會被推遲指定的時間 數(shù)據(jù)流級建模 四位脈沖進(jìn)位計數(shù)器的 RTL級建模 3. 操作符類型 操作符類型 符號 連接及復(fù)制操作符 一元操作符 算術(shù)操作符 邏輯移位操作符 關(guān)系操作符 相等操作符 按位操作符 邏輯操作符 條件操作符 {} {{}} ！ ~ amp。 | ^ * / % + = = = = = = = != != = amp。 ^ ~^ | amp。amp。 || ？ : 最高 最低 優(yōu)先級 注意“與”操作符的優(yōu)先級總是比相同類型的“或”操作符高。 數(shù)據(jù)流級建模 + 加 減 * 乘 / 除 % 模 ? 將負(fù)數(shù)賦值給 reg或其它無符號變量時用 2的補碼算術(shù)。 ? 如果操作數(shù)的某一位是 x或 z，則結(jié)果為 x ? 在整數(shù)除法中，余數(shù)舍棄 ? 模運算中使用第一個操作數(shù)的符號 算術(shù)操作符 數(shù)據(jù)流級建模 module arithops ()。 parameter five = 5。 integer ans, int。 reg [3: 0] rega, regb。 reg [3: 0] num。 initial begin rega = 3。 regb = 439。b1010。 int = 3。 //int = 1111……1111_1101 end initial fork 10 ans = five * int。 // ans = 15 20 ans = (int + 5)/ 2。 // ans = 1 30 ans = five/ int。 // ans = 1 40 num = rega + regb。 // num = 1101 50 num = rega + 1。 // num = 0100 60 num = int。 // num = 1101 70 num = regb % rega。 // num = 1 80 $finish。 join endmodule 注意 integer是有符號數(shù)，而reg是無符號數(shù)。 ~ not amp。 and | or ^ xor ~ ^ xnor ^ ~ xnor module bitwise ()。 r