【正文】 sl 1) Net（ 網(wǎng) 絡(luò)連線 ） :由模塊或門驅(qū)動的連線。 驅(qū)動端信號的改變會 立刻 傳遞 到輸出的連線上 。 例如：右圖上 ， selb的改 變 ， 會自動地立刻影響或 門的輸出 。 s b nsl out 如果不明確地說明連接是何種類型，應(yīng)該是指 wire 類型。 Verilog語言 2) 寄存器 （ reg） 類型 ? 數(shù)據(jù)儲存單元的抽象 。 ? 默認(rèn)初始值為 X ? 常用行為語句結(jié)構(gòu)來給寄存器類型的變量 賦值 。 用來表示always塊內(nèi)的指定信號 a b sl selb nsl reg_a reg_sel reg_b 常為寄存器或觸發(fā)器的輸出 Verilog語言 （ 在 always塊內(nèi)被賦值的每個信號都必須定義成 reg型 ） sela 格式 ： reg[n1:0] 數(shù)據(jù)名 1， 數(shù)據(jù)名 2， …… ， 數(shù)據(jù)名 i； 或 reg[n:1] 數(shù)據(jù)名 1， 數(shù)據(jù)名 2， …… ， 數(shù)據(jù)名 i； 例： reg rega； reg[3:0] regb， regc； 可以賦正值也可以賦負(fù)值 ， 但當(dāng)一個 reg型數(shù)據(jù)是一個表達(dá)式 中的操作數(shù)時 ， 它的值被當(dāng)作無符號值 ， 即正值 。 如 regb被賦值為 1， 在表達(dá)式中被認(rèn)為是 ？？ Verilog語言 例：寄存器的聲明和使用 reg reset。 initial begin reset=1`b1。 100 reset=1`b0。 end reg signed [63:0] m。 integer i。 Verilog語言 3) 整數(shù)、實數(shù)和時間 寄存器 類型 integer（ 通用寄存器數(shù)據(jù)類型 ， 用于對數(shù)量進(jìn)行操作 ） 例： integer counter。//一般用途 ， 做為計數(shù)器 inital counter=1。 real 實常量和實寄存器數(shù)據(jù)類型使用 ， 默認(rèn)值為 0 例： real delta。 initial begin delta=4e10。 delta=。 end integer i。 initial i=delta。 //i的 值為 2 Verilog語言 time 保存仿真時間，通過系統(tǒng)函數(shù) $time可以得到當(dāng)前的仿真時間 例： time sve_sim_time。 initial save_sim_time=$time。 4) 向量 線網(wǎng)和寄存器類型的數(shù)據(jù)均可聲明為向量（位寬大于 1）。若沒有指定位 寬，則默認(rèn)為標(biāo)量（ 1位）。 例： wire a； wire [7:0] bus。 wire [31:0] busA,busB,busC。 reg clock。 reg [0:40] virtual_addr。//最高有效位為第 0位 Verilog語言 向量域選擇 對上例中向量，可以指定它的某一位或若干個相鄰位 busA [7] bus [2:0] //不可以寫成 bus[0:2],高位應(yīng)寫在范圍說明的左側(cè) virtual_addr [0:1] 可變的向量域選擇 [starting_bit+:width] 從起始位開始遞增，位寬為 width [starting_bit:width] 從起始位開始遞減，位寬為 width Verilog語言 Verilog語言 reg[255:0] data1。 reg[0:255] data2。 reg[7:0] byte。 byte=data1 [31:8]。從第 31位算起，寬度為 8位，相當(dāng)于data1[31:24] byte=data1 [24+:8]。 byte=data2 [31:8]。從第 31位算起，寬度為 8位，相當(dāng)于data1[24:31] byte=data2 [24+:8]。 //起始位可以是變量，但寬度必須為常數(shù) for (j=0。j=31。j=j+1) byte=data1[(j*8)+:8]。 data1 [(byteNum*8)+:8]=8`b0。 5) 數(shù)組 Verilog中允許聲明 reg， integer， time， real， realtime及其向量類型的數(shù)組，對數(shù)組的維數(shù)沒有限制，線網(wǎng)數(shù)組也可用于連接實例的端口 integer count [0:7]。 reg bool[31:0]。 time chk_point[ 1:100]。//由 100個時間檢查變量組成的數(shù)組 reg [4:0] port_id [0:7]。//由 8個端口標(biāo)識變量組成的數(shù)組，端口變量的位 寬為 5 integer matrix [4:0][0:255]。//二維的整數(shù)型數(shù)組 reg [63:0] array_4d [15:0][7:0][7:0][255:0]。//四維 64位寄存器型數(shù)組 wire [7:0] w_array1[7:0][5:0]。//聲明 8位線型變量的二維數(shù)組 Verilog語言 count[5]=0。 chk_point[100]=0。 port_id[3]=0。 matrix [1][0]=33559。 //第 1行第 0列的整數(shù)型單元置為 33559 array_4d[0][0][0][0][15:0]=0。 //把四維數(shù)組中索引號為 [0][0][0][0]的寄存 器型單元的 0~15位置為 0 port_id=0。 //非法 matrix[1]=0。 //非法 Verilog語言 6) memory類型 通過擴(kuò)展 reg型數(shù)據(jù)的地址范圍生成格式： reg[n1:0] 存儲器名 [m1:0]。 或者 reg[n1:0] 存儲器名 [m:1]。 例： reg[7:0] memea[255:0]。 必須為常數(shù)表達(dá)式 Parameter wordsize=16, memsize=256 。 reg[wordsize1:0] mem[memsize1:0], wreitereg, readreg。 Verilog語言 注意： reg[n1:0] rega。 reg mema[n1:0]。 rega=0。 等于 mema=0。 ？？ mema[3]=0。正確？？ Verilog語言 7) 參數(shù) 使用關(guān)鍵字 parameter在模塊內(nèi)定義常數(shù)，不能像變量那樣賦值，但每個模塊實例的參數(shù)值可以在編譯階段被重載（ defparam） parameter cache_line_width=256。//定義高速緩沖器寬度 parameter signed [15:0] WIDTH。//把參數(shù) WIDTH規(guī)定為有正負(fù)號， 寬度為 16位 局部參數(shù)使用 localparam定義，值不能改變，不能通過參數(shù)重載或有序參數(shù)列表或命名參數(shù)賦值來直接修改 例：狀態(tài)機的狀態(tài)編碼 loacalparam state1=4`b0001, state2=4`b0010,