某公司電子類招聘題目精選(編輯修改稿)
2025-04-21 04:39 本頁面
【文章內(nèi)容簡介】 in。 assign in = ~out。 assign clk_o = out。 endmodule 6可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(clk , reset, d, q)。 input clk。 input reset。 input d。 output q。 reg q。 always @ (posedge clk or posedge reset) if(reset) q = 0。 else q = d。 endmodule 6請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 6用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知） 6用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知） 6一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解的）。（威盛VIA 上海筆試試題） 6描述一個交通信號燈的設計。（仕蘭微電子） 70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試） 7設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)。（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知） 7設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計 工程中可使用的工具及設計大致過程。（未知） 7畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛） 7用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（未知） 7用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦－大唐筆試） 7用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦－大唐筆試） 7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5v假設公司接到該項目后，交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。（仕蘭微 電子） 7sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎》作者楊頌華、馮毛官205頁圖9 －14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit ） 8名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 壓控振蕩器的英文縮寫(VCO)。 動態(tài)隨機存儲器的英文縮寫(DRAM)。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如： ____________________________________________________________ IC設計基礎（流程、工藝、版圖、器件） 我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕蘭微面試題目） FPGA和ASIC的概念，他們的區(qū)別。（未知） 答案：FPGA是可編程ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點 什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目） 描述你對集成電路設計流程的認識。（仕蘭微面試題目） 簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目） IC設計前端到后端的流程和eda工具。（未知） 從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知） Asic的design flow。（威盛VIA 上海筆試試題） 寫出asic前期設計的流程和相應的工具。（威盛） 1集成電路前段設計流程，寫出相關的工具。（揚智電子筆試） 先介紹下IC開發(fā)流程： 1.）代碼輸入（design input) 用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: poser(cadence)。 viewlogic (viewdraw) 2.）電路仿真（circuit simulation) 將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確 數(shù)字電路仿真工具： Verolog： CADENCE VeroligXL SYNOPSYS VCS MENTOR Modlesim VHDL : CADENCE NCvhdl SYNOPSYS VSS MENTOR Modles
試題試卷相關推薦
鄂ICP備17016276號-1