【文章內(nèi)容簡(jiǎn)介】 數(shù)據(jù)類型必須符合操作符的要求 能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類型： bit、 bit_vector、 boolean std_logic、 std_logic_vector 例 Signal a,b,y: std_logic。 Signal c,d,z: integer。 y=a and b。 z=c and d。 2. 表達(dá)式中有多個(gè)運(yùn)算符時(shí)一般要加括號(hào) 表達(dá)式中有多個(gè)運(yùn)算符時(shí)一般要加括號(hào)，但 and、 or、 xnor除外 例 Signal a,b,c,d: std_logic_vector(3 downto 0)。 Signal e,f,g,h: std_logic_vector(1 downto 0)。 d=a and b and c。 d=a or b or c。 d=a xnor b xnor c。 h=e nor f nor g。 h=(e nor f) nor g。 3. 運(yùn)算符兩側(cè)的操作數(shù)要對(duì)稱 d=(e nor f) nor g。 Library IEEE USE 。 ENTITY liti IS 。 PORT(a,b,c,d: IN STD_LOGIC。 e : out STD_LOGIC)。 END liti 。 ACHITECTURE AA1 OF liti IS BEGIN e=(a and b) or tmp 。 Signal tmp : std_logic。 tmp= c xor d 。 END AA1 。 1＝1amp。abcde 關(guān)系運(yùn)算符 =（等于）， /=（不等于）， （小于）， （大于）， =（小于等于，和信號(hào)的賦值符號(hào)相同）， =（大于等于）。 注 。 。（整數(shù)，枚舉型） 3. =、 /= 在實(shí)現(xiàn)硬件電路時(shí)比其它的關(guān)系運(yùn)算符對(duì)芯片的利用率 要高 ENTITY my1 is PORT(a,b : in bit_vector(0 to 3) m : out boolean ) 。 END my1 。 ARCHITECTURE a1 of my1 BEGIN m=(a = b) 。 END a1。 ENTITY my1 is PORT(a,b : in bit_vector(0 to 3) m : out boolean ) 。 ARCHITECTURE a1 of my1 BEGIN m=(a = b) 。 END a1。 以上兩程序最終所實(shí)現(xiàn)的硬件電路見課本 P78 END my1 。 算術(shù)運(yùn)算符 一、分類及功能 求和運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、移位運(yùn)算符 二 . 運(yùn)用 VHDL中的求和運(yùn)算符包括加減運(yùn)算和并置運(yùn)算，操作 數(shù)的數(shù)據(jù)類型為整型。 例 1： Variable a,b,c,d,e,f : integer range 0 to 255。 a := b + c 。 d := e – f 。 例 2： Signal a : std_logic_vector(4 to 0)。 Signal b : std_logic_vector(2 to 0)。 Signal c : std_logic_vector(1 to 0)。 a = b ? c 2. 移位運(yùn)算符 移位運(yùn)算所對(duì)應(yīng)的數(shù)據(jù)類型為一維數(shù)組，其中的元素維 bit、 boolean 例： Variable a1 : std_logic_vector(3 to 0)。 a1 := “1011”。 a1 SLL 1 。 a1= 0110 a1 SLL 2 。 a1= 1100 a1 ROL 1 。 a1= 0111 3. 其它 略 二 、 應(yīng)用 現(xiàn)在 VHDL已成功地應(yīng)用于 ASIC自動(dòng)設(shè)計(jì)的模擬驗(yàn)證和綜合優(yōu)化等方面。 VHDL是以文字的方式設(shè)計(jì)電路，在應(yīng)用上，目前 VHDL語(yǔ)言還僅限于數(shù)字電路的開發(fā)和設(shè)計(jì)。 三 、 VHDL和電路圖設(shè)計(jì)方式比較 VHDL與電路圖設(shè)計(jì)電路的方式不同 ， 主要有如下幾方面 的優(yōu)越性： （ 1） 易于修改； （ 2） 設(shè)計(jì)能力更強(qiáng)； （ 3） VHDL語(yǔ)言很方便：獨(dú)立于器件設(shè)計(jì)；相同的程序 代碼可以用于不同廠家生產(chǎn)的器件 。 VHDL 操作符復(fù)習(xí)回顧 一、邏輯運(yùn)算符 And（與）， Or（或）， Not（非）， Nand（與非）， Nor（或非）， Xor（異或）， Xnor（同或）。 A BAND OR NAND NOR XOR XNOR輸入輸出 運(yùn)算0 00 11 01 1Y1 Y2 Y3 Y4 Y5 Y6000101111110100001101001能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類型： bit、 bit_vector、 boolean std_logic、 std_logic_vector 二、關(guān)系運(yùn)算符 =（等于）， /=（不等于）， （小于）， （大于）， =（小于等于，和信號(hào)的賦值符號(hào)相同）， =（大于等于）。 。 。（整數(shù)，枚舉型） 三、算術(shù)運(yùn)算符 求和運(yùn)算符 、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、 移位運(yùn)算符 VHDL中的求和運(yùn)算符包括加減運(yùn)算和并置運(yùn)算， 操作數(shù)的數(shù)據(jù)類型 為整型。 Signal a : std_logic_vector(4 downto 0)。 Signal b : std_logic_vector(2 downto 0)。 Signal c : std_logic_vector(1 downto 0)。 B2 B1 B0b:C1 C0c:b ? c B2 B1 B0b: C1 C0 :c? B2 B1 B0 C1 C0a = b ? c A4 A3 A2 A1 A0a:a: B2 B1 B0 C1 C0Variable A : std_logic_vector(6 downto 0)。 A := “10110001”。 1 0 1 1 0 0 0 1A:A SLL 1 。 1 0 1 1 0 0 0 1A:01 0 1 1 0 0 0 1A:0A ROL 1 。 1 0 1 1 0 0 0 1A:1 第三章 VHDL順序語(yǔ)句 一、順序語(yǔ)句概念 順序語(yǔ)句的特點(diǎn)是，每一條順序語(yǔ)句的 執(zhí)行順序 是與它們的 書寫順 序 基本一致的。 順序語(yǔ)句只能出現(xiàn)在進(jìn)程（ Process）和子程序中， 子程序包括函數(shù)（ Function）和過(guò)程（ Procedure）。 二、種類 ? 進(jìn)程語(yǔ)句 ?賦值語(yǔ)句 ? 流程控制語(yǔ)句 ? 等待語(yǔ)句 ? 子程序調(diào)用語(yǔ)句 ? 返回語(yǔ)句 ? 空操作語(yǔ)句 進(jìn)程語(yǔ)句 （ Process 語(yǔ)句） ABCABCAA B CBA B CCA B CCBA ??0 0 0 0 輸入信號(hào)發(fā)生變化時(shí)，電路啟動(dòng)進(jìn)行計(jì)算 ﹠﹠﹠﹠﹠﹠ABCY1Y2Y3Y4Y?進(jìn)程語(yǔ)句是由順序語(yǔ)句構(gòu)成的，通過(guò)信號(hào)與結(jié)構(gòu)體其余部分進(jìn)行信 息交流，在進(jìn)程中有一個(gè)敏感信號(hào)列表，表中列出的任何信號(hào)的改 變都將啟動(dòng)進(jìn)程，執(zhí)行進(jìn)程內(nèi)相應(yīng)的順序語(yǔ)句。進(jìn)程語(yǔ)句是將并行 語(yǔ)句和順序語(yǔ)句區(qū)分開來(lái)的標(biāo)志之一。 語(yǔ)法格式： [進(jìn)程標(biāo)號(hào) :] Process [(敏感信號(hào)列表 )] [Variable declarations] 變量聲明 Begin 順序語(yǔ)句； End Process [Process label]。 Process(sel,x1,x2) Begin f=x1。 If sel=1 then f=x2。 end if。 End process。 Process(sel,x1,x2) Begin If sel=1 then f=x2。 end if。 f=x1。 End process。 ?在第二個(gè)進(jìn)程中 ， 無(wú)論什么情況 ， f=x1， 而在第一個(gè)進(jìn)程中 ，只有信號(hào) sel /=1時(shí) ， f=x1。 因此 ， 語(yǔ)句的排列順序很重要 ， 會(huì)影響信號(hào)的輸出結(jié)果 。 區(qū)別 賦值語(yǔ)句 賦值語(yǔ)句包括變量賦值語(yǔ)句和信號(hào)賦值語(yǔ)句，前者的賦值是立刻發(fā)生的， 后者的賦值發(fā)生在一個(gè)進(jìn)程結(jié)束的時(shí)刻，并延時(shí)進(jìn)行。 變量賦值目標(biāo) := 賦值源 信號(hào)賦值目標(biāo) = 賦值源 在同一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲 得的是最后一個(gè)賦值源的值，其前面相同的賦值目標(biāo)不做任何變化。 注： 信號(hào)和變量賦值 Signal s1,s2 : std_logic 。 Signal sec : std_logic_vector(0 to 7)。 Process (s1 , s2) Variable v1,v2 : std_logic。 Begin v1 := ?1?。 v2 := ?1? 。 s1 = ?1?。 s2 = ?1?。 sec(0) = v1。 sec(1) = v2。 sec(2) = s1。 sec(3) = s2。 v1 : = ?0?。 v2 : = ?0?。 s2 = ?0?。 sec(4) = v1； sec(5) = v2； sec(6) = s1； sec(7) = s2； END PROCESS “ 0100 0111 ” 信號(hào)和變量賦值舉例 1. 標(biāo)識(shí)符賦值目標(biāo) Variable a , b : std_logic。 Signal c : std_logic_vector(1 to 4)。 a: = ?1?。 b: = ?0?。 c =“1100”。 c(3) =?1?； 注： 一位值用單引號(hào)，多位值用雙引號(hào) 2. 段賦值 Signal c : std_logic_vector(1 to 4)。 c(1 to 2) =?10?； c(1 to 4) =?1010?； 3. 塊賦值 Signal a,b,c,d : std_logic。 Signal s : std_logic_vector(1 to 4)。 s = “0100” 。 (a,b,c,d) = s 。 位置關(guān)聯(lián) Variable e,f : std_logic。 Variable g : std_logic_vector(1 to 2)。 Variable h: std_logic_vector(1 to 4)。 e := ?0? 。 f := ?1? 。 g := “10”。 h :=(e=3, f=4, g(1)=2, g(2)=1)。 名稱關(guān)聯(lián) 結(jié)果： h的值為 1010 流程控制語(yǔ)句 IF語(yǔ)句 語(yǔ)法格式： If expression Then statement。 Elsif expression Then statement。 Elsif Then statement。 else statement。 End if。 根據(jù)條件進(jìn)行相應(yīng)賦值操作 例 1： A1 A2 Y0 00 11 011D0D1D2D3A1A2D0 D1 D2 D3Y四選一數(shù)據(jù)選擇器Process(A) Begin If A=”00” then f=D0。 elsif A=”01” then f=D1。 elsif A=”10” then f=D2。 else f=D3。 end if。 end process。 一、 第一種 IF語(yǔ)句 IF 條件句 THEN 順序語(yǔ)句 END IF 例題 語(yǔ)句格式 IF ( a b ) THEN out= ?1?； END IF。 二、第二種 IF語(yǔ)句 IF 條件句 THEN 順序語(yǔ)句 ELSE 順序語(yǔ)句 END IF 語(yǔ)句格式 例題 IF ( a b ) THEN out= ?1?； ELSE out=?0?。 END IF。 三、第三種 IF語(yǔ)句 語(yǔ)法格式： If 條件句 Then 順序語(yǔ)句 。 Elsif 條件句 Then 順序語(yǔ)句 。 Elsif 條件語(yǔ)句 Then 順序