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高速采集系統(tǒng)實驗報告(編輯修改稿)

2025-02-15 00:43 本頁面

　

【文章內(nèi)容簡介】圖 31 FIF0數(shù)據(jù)緩沖電路的頂層原理圖其中fifo0為一個1288位的數(shù)據(jù)緩沖器，與隊列概念相像。TSB為一個三態(tài)緩沖器。fifo0寫端口的數(shù)據(jù)線與高速A/D轉換器的數(shù)據(jù)線直接相連，F(xiàn)IFO寫時鐘和高速AD轉換器采用同一時鐘信號CLK0(我使用數(shù)碼管的CLKIN)。fifo0的讀端口與單片機并行總線相連。由于FIFO的數(shù)據(jù)輸出端口沒有三態(tài)輸出的功能，為了能與單片機數(shù)據(jù)總線相連，數(shù)據(jù)輸出端口采用了三態(tài)緩沖器。fifo0的仿真結果如32所示：圖 32 fifo0仿真結果其中，為了方便仿真，我將1288的FIFO換成了

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