【文章內容簡介】 工作，我終于完成了我的設計任務——設計電子秒表系統(tǒng)。在這次課程設計中特別感謝單樹民老師和陳沅濤老師對我的指導，正是由于他們的督促和耐心指導，我才可以順利完成這次的設計。鍛煉了動手能力，給以后的學習指出了一個方向。參考文獻[1] 夏宇聞.《Verilog數(shù)字系統(tǒng)設計教程》.北京：北京航天航空大學出版社，2008[2] 劉昌華，張希．《數(shù)字邏輯EDA設計與實踐》．北京：北京國防工業(yè)出版社，2009[3] 萬高明．《EDA技術實驗與課程設計》．長沙：湖南大學出版社，2004[4] 廖裕評，陸瑞強．《CPLD數(shù)字電路設計——使用MAX+plus II入門篇》．北京：清華大學出版社，2001[5] 常曉明．《VerilogHDL實踐與應用系統(tǒng)設計》．北京：北京航空航天大學出版社，2003附錄//程序名稱:基于Verilog HDL的電子秒表系統(tǒng)設計//程序功能:采用頂層設計法設計秒表,使其具有秒表計時、暫停、復位等功能。//程序作者:謝鑫//最后修改日期:20101231各模塊源程序如下所示：1． 時基分頻模塊的源程序（）module CB10 (CLK, CO)。 input CLK。 //輸入時鐘信號CLK output CO。 //輸出信號CO reg CO。 reg[3:0] COUNT。 always @( posedge CLK) begin if (COUNT == 439。b1001) begin COUNT = 439。b0000 。 CO = 139。b1 。 end else begin COUNT = COUNT + 1 。 CO = 139。b0 。 end end end module2．控制模塊的源程序（）module CTRL (CLR, CLK, SP, EN)。 input CLR。 //輸入清零信號CLR input CLK。 //輸入時鐘信號CLK input SP。 //輸入信號SP output EN。 輸出信號EN reg EN。 parameter[1:0] S0 = 239。b00。 parameter[1:0] S1 = 239。b01。 parameter[1:0] S2 = 239。b11。 parameter[1:0] S3 = 239。b10。 parameter[1:0] S0_STATES = 0。 parameter[1:0] S1_STATES = 1。 parameter[1:0] S2_STATES = 2。 parameter[1:0] S3_STATES = 3。 reg[1:0] CURRENT_STATE。 reg[1:0] NEXT_STATE。 always@(SP or CURRENT_STATE) begin: COM case (CURRENT_STATE) S0_STATES : begin EN = 139。b0 。 if (SP == 139。b1) begin NEXT_STATE = S1_STATES 。 end else begin NEXT_STATE = S0_STATES 。 end end S1_STATES : begin EN = 139。b1 。 if (SP == 139。b1) begin NEXT_STATE = S1_STATES 。 end else begin NEXT_STATE = S2_STATES 。 end end S2_STATES : begin EN = 139。b1 。 if (SP == 139。b1) begin NEXT_STATE = S3_STATES 。 end else begin NEXT_STATE = S2_STATES 。 end end S3_STATES : begin EN = 139。b0 。 if (SP == 139。b1) begin NEXT_STATE = S3_STATES 。 end else begin NEXT_STATE = S0_STATES 。 end end end case end always @(CLK) begin : SYNCH if (CLR == 139。b1) begin CURRENT_STATE = S0_STATES 。 end else if (CLK == 139。b1) begin CURRENT_STATE = NEXT_STATE 。 end end end module３．計時模塊的源程序（1）十進制計數(shù)器的源程序（）module CDU10 (CLK, CLR, EN, CN, COUNT10)。 input CLK。 //輸入時鐘信號CLK input CLR。 //輸入清零信號CLR input EN。 //輸入信號EN output CN。 //輸出信號CN reg CN。 output[3:0] COUNT10。 //輸出信號[3:0]COUNT10 wire[3:0] COUNT10。 reg[3:0] SCOUNT10。 assign COUNT10 = SCOUNT10 。 always @(posedge CLK or posedge CLR or posedge EN) begin if (CLR == 139。b1) begin SCOUNT10 = 439。b0000 。 CN = 139。b0 。 end else begin