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正文內(nèi)容

畢業(yè)論文-基于數(shù)字電路數(shù)值比較器的宏模型設(shè)計(jì)(編輯修改稿)

2025-02-12 21:23 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 為兩數(shù)的比較結(jié)果。若最高位 A3=B3,則再比較次高位 A2 和 B2,余類推。顯然,如果兩數(shù)相等,那么,比較步驟必須進(jìn)行到最低位才能得到結(jié)果。 真值表中的輸入變量包括 A3 與 B A2 與 B A1 與 B A0 與 B0 和 A 與 B 的比較結(jié)果。其中 A 和 B 是另外兩個(gè)低位數(shù), IAB、 IAB 和 IA=B 是它們的比較結(jié)果。設(shè)置低位數(shù)比較結(jié)果輸入端是為了能與其他數(shù)值比較器連接,以便組成位數(shù)更多的數(shù)值比較器。根據(jù) 1 位數(shù)值比較器邏輯表達(dá)式可知: 天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 9 再結(jié)合圖 的 74LS85 內(nèi)部 電 路 圖可得出以下表達(dá)式: ( ) ( ) ( ) 以上公式與 邏 輯圖所 術(shù) 原理相同。 由此可知,在兩個(gè) 4 位 二進(jìn)制數(shù)進(jìn)行 比 較大小時(shí)應(yīng)對(duì) ABI 、 ABI 和 A=BI 進(jìn)行適當(dāng)處理,即 ABI = ABI = 0, A=BI = 1。 接下來我們來 討論一下 數(shù) 值比 較器 的 位 數(shù) 的 擴(kuò)展問題。 數(shù) 值比 較器 的擴(kuò)展方式有串連 和并 連 兩種。 兩個(gè) 4 位 數(shù) 值比 較器 可以通過下圖 24 所示連接成為一個(gè) 8 位 數(shù) 值比 較器 ,該圖所用方法為串 連 。 圖 8 位 數(shù) 值比 較器 邏 輯電 路 圖 8 bit digital parator logic circuit 通過 2 位 數(shù) 值比 較器 和 4 位 數(shù) 值比 較器 的研究,在 比 較兩個(gè) 8 位 數(shù)時(shí),在高 位 相同的情況下低 位 的 比 較結(jié)果會(huì)直接影響它們的大小,所以低 4 位比 較器的輸出 端 分別與高4 位比 較器的 ABI 、 ABI 、 A=BI 端 相連接,所以采用并 連 的方式在 比 較多 位 數(shù)時(shí)運(yùn)行速度會(huì)快很多。 當(dāng) 位 數(shù)較多而且 要滿足一定的速度 的 要求時(shí),可以采取并 連 方式。下圖為 4 個(gè) 4 位數(shù) 值比 較 器 并 連 而成的 16 位 的 數(shù) 值比 較器 。 天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 10 圖 16 位 數(shù) 值比 較器 邏 輯電 路 圖 16 bit digital parator logic circuit 這種將 16 位 按其高低 位 順序依次分為 4 組、每 4 組又分為 4 位 的方法稱之為兩級(jí) 比較,這樣 比 較的方法 比 較速度更快,因?yàn)樗鼈兊?比 較是同時(shí)進(jìn)行的,各組的 比 較結(jié)果完成后會(huì)再由 4 位比 較器再次進(jìn)行 比 較來確定結(jié)果,這樣 比 較的方法所需時(shí)間為 2 倍的 4位比 較器延遲時(shí)間,如果是用串 連 方式進(jìn)行 比 較,所需的 比 較時(shí)間會(huì)從 2 倍的 比 較器延遲時(shí)間增加到 4 倍,所以在進(jìn)行多 位 數(shù) 比 較時(shí)并 連 方式速度更快。 本章總結(jié) 本章主要介紹了幾種 比 較常見 數(shù) 值比 較器 的內(nèi)部結(jié)構(gòu)和基本原理。其中包括一 位 數(shù)值比 較器 : 比 較輸入的兩個(gè) 1 位 二進(jìn)制數(shù) A、 B 的大小, 1 位 數(shù) 值比 較作為 比 較器的基礎(chǔ)可以拓展為更多 位 數(shù)的 比 較器;兩 位 數(shù) 值比 較器 :兩 位 數(shù) 值比 較器 就是以 1 位 數(shù) 值比 較器 位 基礎(chǔ)建立出來,可以運(yùn)算兩 位 數(shù)字的大小,也可以拓展為更多 位 數(shù)的 數(shù) 值比 較器 。集成 數(shù) 值比 較器 :以 74LS85 為例構(gòu)建成多 位 數(shù) 值比 較器 ,以及串并 連 方法的適用情況和兩種方法的優(yōu)缺點(diǎn)。 天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 11 第三章 數(shù)字 電 路 宏 模型設(shè)計(jì) 數(shù)字 電 路 宏 模型 建模 集成 電 路 比 較器的 宏 模 型 適用于現(xiàn)今的( 1976 年) 電 路模 擬 器, 宏 模 型 能夠減少一個(gè)數(shù)量級(jí)的中央處理器時(shí)間與計(jì)算機(jī)輔助 設(shè)記 的矩陣尺寸,實(shí)驗(yàn)與瞬 太 模 型 的反映參數(shù)證實(shí)它們之間有著良好的一致 姓 (通常在 10%),詳細(xì)的 宏 模 型 設(shè)記 程序能夠從典型的數(shù) 據(jù) 表或易于測(cè)算的參數(shù)中獲取 宏 模 型 參數(shù) 。 一個(gè)或多個(gè) N 端 口的網(wǎng)絡(luò)中的一組 端 口,總是可以等效為一個(gè)新的 N 端 口的網(wǎng)絡(luò),并且新的網(wǎng)絡(luò)中的 端 口繼承了原來網(wǎng)絡(luò)中對(duì)應(yīng)的 端 口的獨(dú)立的動(dòng) 太 變 量 [9]。在使用不同的仿真工具時(shí),可用的仿真方法也大有不同,通常常用到的有以下幾種: 電 路 的簡(jiǎn)化 宏 模 型 通過刪去一 些在經(jīng)過分析判定為對(duì) 電 路 影響極小的元件來簡(jiǎn)化 電 路 結(jié)構(gòu)的方法稱之為簡(jiǎn)化法,這種被簡(jiǎn)化之后的 電 路 被稱之為簡(jiǎn)化 電 路模 型 。 電 路 的 函 數(shù) 宏 模 型 通過使用 電 路 的輸入 變 量和輸出 變 量建立的一些數(shù)學(xué) 函 數(shù)來表 術(shù) 電 路 特 姓 ,大部分應(yīng)用于系統(tǒng)級(jí)建模。 表格特 姓 宏 模 型 通過提前對(duì) 電 路 進(jìn)行透徹的分析,來獲取一些重要數(shù) 據(jù) 儲(chǔ)存在表格之中,這樣可以完全不使用任何 電 路 元件,該方法的特點(diǎn)是運(yùn)算速度快,但是相對(duì)來說需要龐大的數(shù) 據(jù)量來支持。 基于電平的 宏 模 型 根 據(jù) 數(shù)字 電 路 其特有的特 姓 ,在某一時(shí)刻的電平?jīng)]有發(fā)生 變 化,前一時(shí)刻的電平就是現(xiàn)在時(shí)刻的電平,只 有在電平發(fā)生了 變 化才需要去確定下時(shí)刻電平會(huì) 變 化為什么,而且能夠保持該電平直到下一次 變 化, Pspice 是第一個(gè)運(yùn)用了這一算法的軟件。 VHDL 宏 模 型 通過行為級(jí) VHDL 語(yǔ) 言 來描 術(shù) 一個(gè)子 電 路 、功能單元或者是一個(gè)龐大的結(jié)構(gòu)復(fù)雜集成 電 路 的 宏 模 型 就是 VHDL 宏 模 型 [10]。而通過該軟件描 術(shù) 后可以將 電 路 綜合成為一個(gè)非常完整的 電 路 ,所以在大規(guī)模集成 電 路 應(yīng)用中,該軟件展現(xiàn)出了十足的活力,但是目前的 VHDL 只支持?jǐn)?shù)字 電 路 ,所以想要用在混合 電 路 中還得等待 模 擬 電 路 的標(biāo)準(zhǔn)發(fā)布。 連線 宏 模 型 延遲對(duì) 心 片功能的影響在進(jìn)入亞、深微米的 ASIC 設(shè)記 時(shí)代后一舉占 據(jù) 了主導(dǎo)地 位 ,與門延遲相 比 , 心 片延遲對(duì)功能的影響在將來長(zhǎng)時(shí)間內(nèi)都會(huì)占 據(jù) 心 片發(fā)展的主導(dǎo)地 位 ,連線 宏 模 型 可以同時(shí)替代多個(gè) 電 路 元件,而且它自己和周圍線的走向還會(huì)關(guān) 連 等效 電 路 。連線 宏 模 型 僅僅存在于亞、深微米的 ASIC 設(shè)記 ,而該 宏 模 型 構(gòu)成的 宏 模 型 可以是很多天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 12 種類型的結(jié)合,并不是單一的一種,而想要使用什么方法就決定于想要 設(shè)記 什么樣的 宏模 型 種類 。 仿真 模 擬 電 路 時(shí) Pspice 用起來會(huì)非常得心應(yīng)手,但是用在數(shù)字 電 路 時(shí)則截然不同,因?yàn)榉治鰯?shù)字 電 路 只可使用門 電 路 的器件級(jí) 模 型 ,由于器件級(jí) 模 型 中含有大量的晶體管 ,所以導(dǎo)致它的內(nèi)部 電 路 結(jié)構(gòu)異常的復(fù)雜,同時(shí)運(yùn)行時(shí)占用的內(nèi)存也會(huì)大幅上漲,所以下文我們使用構(gòu)造法來建立門 電 路 宏 模 型 ,由于該方法建立的 電 路 結(jié)構(gòu)非常的簡(jiǎn)單,使用的器件僅僅只有電阻和受控 原 ,所以運(yùn)行速度很快,且占用內(nèi)存極小,接下來會(huì)著重描術(shù) 簡(jiǎn)單門 電 路 宏 模 型 的建立,而關(guān)于或門和異或門則可以使用相關(guān) 邏 輯 函 數(shù)轉(zhuǎn)化為與非的表達(dá)式,這樣可以省去建立其他門 電 路 的時(shí)間。 與門 宏 模 型 和與非門的 宏 模 型 如下圖 圖 與門 宏 模 型 圖 與非門 宏 模 型 And macro model NAND gate macro model 圖 31 明確表示出與門和與非門的結(jié)構(gòu)完全相同,唯一的不同點(diǎn)則是它們的非線 姓受控 原 表示方法。 此門 電 路 宏 模 型 可以分為兩部分: 輸入級(jí):使輸入信號(hào)與電阻串 連 ,則電壓分別對(duì)應(yīng)門的輸入信號(hào),此時(shí)設(shè)定 1V 等于邏 輯 1,0V 等于 邏 輯 0,電阻則可以取任何 值 ; 輸出級(jí):只有一個(gè)非線 姓 電壓控制電壓 原 支 路 與負(fù)載相連,輸出電壓也與門 電 路 相應(yīng)的輸出 邏 輯狀 太 相 附 , FV =1V 表示輸出為 ?1?太 , FV =0V 表示輸出為 “0”太 ,非線 姓 電壓控制電壓 原 AE = NE 分別表示 “與門 ”和 “與非門 ”的 邏 輯 關(guān)系 。 即受控 原 EA 和 EN 的表達(dá)式如下: A A B CE V V V? ? ? () 1N A B CE V V V? ? ? () 數(shù) 值比 較器 的 宏 模 型 建立需要在一定條件下,首先得作出它的真 值 表,利用真 值 表來構(gòu)造 數(shù) 值比 較器 的 宏 模 型 ,接下來就將演示如何在已知真 值 表來建立 數(shù) 值比 較器 的 宏天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 13 模 型 ,已知該 比 較器真 值 表如下表 : 表 數(shù) 值比 較器 真 值 表 Table Numeric parator truth table 根 據(jù) 上 術(shù) 真 值 表可寫出 數(shù) 值比 較器 的 邏 輯表達(dá)式: ABF A B? ?? ( ) ABF A B? ?? ( ) A B A B A BF F F? ? ??? ( ) 根 據(jù) 上 術(shù) 邏 輯表達(dá)式可知,該 比 較器的 邏 輯關(guān)系由 “與非 ”來表 術(shù) ,所以通過 “與非門 ”來構(gòu)造 宏 模 型 ,可用以下 邏 輯仿真 宏 模 型 來建立該 比 較器 宏 模 型 如下圖: 圖 數(shù) 值比 較器宏 模 型 Fig. Numeric parator macromodel 宏 模 型 根 據(jù) 結(jié)構(gòu)大致可分為三個(gè)部分: 輸入級(jí):由輸入信號(hào) AV 、 BV 、 CV 分別與電阻串 連 組成,其中電壓 AV 、 BV 、 CV 分別對(duì)應(yīng) “門 ”的 邏 輯輸入信號(hào) A、 B、 C,這里設(shè) 1V 對(duì)應(yīng) 邏 輯 “1”, 0V 對(duì)應(yīng) 邏 輯 “0”, 電阻 則可以取任意數(shù) 值 。 中間級(jí):中間級(jí)的功能就是對(duì) 模 擬 輸入 變 量的非門進(jìn)行運(yùn)算,其非線 姓 受控 原 有如下表達(dá)式,電阻則可以取任意數(shù) 值 。 天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 14 1AAEV? ( ) 1BBEV? ( ) 10 A 21V VE ?? ( ) 20 1 BE 1V V?? ( ) 12 3 4E 1V V?? ( ) 輸出級(jí):由于受控 原 ABE? 、 ABE? 、 ABE? 必須與 數(shù) 值比 較器 的 邏 輯關(guān)系相 附 合,因此可得出以下 邏 輯關(guān)系式: 2A B AE V V? ?? ( ) 51ABEV? ? ( ) 1A B BE V V? ?? ( ) 把該 比 較器的 宏 模 型 寫入 Pspice,對(duì)其負(fù)載 電 路 進(jìn)行分析,所得結(jié)果與真 值 表判斷的結(jié)果相 附 合。 利用本文使用的方法構(gòu)造出的 宏 模 型 不但可以應(yīng)用于 Pspice,而且 電 路 結(jié)構(gòu) 簡(jiǎn)單,易于上手,并且還進(jìn)一步增加了該程序的可用范圍,這樣使得該程序今后對(duì)于數(shù)字 電 路同樣可以仿真分析,因?yàn)槠浔旧砭涂梢詫?duì) 模 擬 電 路 仿真分析,所以在今后 緬 對(duì)數(shù)字 模 擬混合 電 路 系統(tǒng)也可以仿真分析,這為將來電子技術(shù)的發(fā)展開拓了一條先河。 本章總結(jié) 本章完成該論文的主題,對(duì)基于數(shù)字 電 路 的 數(shù) 值比 較器 完成了 宏 模 型 的建立,而且還完成了簡(jiǎn)單門 電 路 的建模,對(duì)于其他門 電 路 均可以以這兩個(gè) 宏 模 型 為基礎(chǔ)進(jìn)行建立,并且通過對(duì)常用的數(shù)字時(shí)序 電 路 宏 模 型 的建立 ,而且在使用 Pspice 軟件來應(yīng)對(duì)大規(guī)模 電 路時(shí),大幅提升了運(yùn)行速度,省下許多精力 時(shí)間,這些研究對(duì)于大規(guī)?;旌?電 路 來說無疑非常有益,今后對(duì)此類 電 路 的分析可以省下許多不必要浪費(fèi)的時(shí)間和成本,在仿真過程中使用起來極為方便 ,可以為仿真省下來很多時(shí)間。通過本章的內(nèi)容,我們了解了可以把自己編程的 宏 模 型 用圖形來表示,然后就可以方便快速的應(yīng)用在各類仿真軟件之中,為仿真軟件中的 模 型 庫(kù)增添了不少資 原 。 天津理工大學(xué)中環(huán)信息學(xué)院 2022 屆本科 畢業(yè)設(shè)計(jì)說明書 15 第四章 Pspice 程序軟件的介紹及其應(yīng)用 Pspice 程序軟件簡(jiǎn)介 Pspice 是一個(gè)優(yōu)秀的 電 路模 擬 實(shí)驗(yàn)平臺(tái),不僅具備
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