可測性設(shè)計技術(shù)word版(編輯修改稿)
2025-02-12 05:21 本頁面
【文章內(nèi)容簡介】 要有內(nèi)部掃描(internal scan)和邊界掃描(boundary scan)，內(nèi)部掃描是一種成熟的時序電路DFT技術(shù)，而邊界掃描是具有JTAG 標準的支持在電路板一級對芯片或板上的邏輯與連接進行測試（如圖1所示）。掃描測試是可測試性設(shè)計中普遍采用的一種方法，也是最成熟的一種測試方法，它典型的應(yīng)用方式有4種。 (1) 器件功能測試。它是通過INTEST指令進行器件內(nèi)部核心邏輯的靜態(tài)功能測試，由TDI輸入測試圖形，TDO串行讀出響應(yīng)圖形。 (2) 互聯(lián)測試。通過EXTEST指令檢測電路板或集成電路內(nèi)部各部件之間的電氣連接故障或缺陷，如開路、短路和橋接故障等，與器件功能測試不同的是激勵加在器件的輸出引腳而在輸入引腳上采樣測試響應(yīng)數(shù)據(jù)。 (3) 邊界掃描鏈的完備性測試。目的是確保邊界掃描電路本身的功能和連接的正確。 (4) 器件存在性測試，確保器件在電路板上或者SoC器件內(nèi)部各元件的位置正確或存在與否，這里可以提供器件的標志碼檢測。 盡管上述測試有很多優(yōu)點，但它只是針對數(shù)字電路芯片提出的，因而不能解決模擬或數(shù)?；旌想娐返臏y試問題。為此，提出建立混合信號測試總線，它能將板上所有芯片與板外的模擬信號激勵源和對外激勵作出響應(yīng)的測試儀器相連。對混合信號IC規(guī)定了芯片上的矩陣開關(guān)，從而通過芯片的邊界掃描寄存器就能把特定的引腳與總線相連?？偩€向被測的系統(tǒng)級芯片提供了連接模擬激勵和響應(yīng)的路徑，以此提供模擬測試能力。 掃描測試本身存在缺欠，如果要實現(xiàn)高覆蓋率測試，則掃描測試的數(shù)據(jù)量將急劇增長。影響數(shù)據(jù)量的因素包括掃描狀態(tài)元件總數(shù)、目標故障位置會隨新一代硅片工藝技術(shù)進步而使最后的數(shù)據(jù)量大幅增加。把這些因素與芯片I/0的數(shù)量限制和速度增長以及ATE通道的物理約結(jié)合起來考慮時，會發(fā)現(xiàn)掃描測試時間和成本都將呈指數(shù)增長。全掃描測試的不足之處是要占用較大的面積（有時高達10%~15%），其次，電路的性能也會受到一定程度的影響，而且對電路結(jié)構(gòu)的要求也比較苛刻。部分掃描則是選擇性地組成掃描鏈：如可以將關(guān)鍵路徑上的時序單元以及難以滿足掃描結(jié)構(gòu)要求的單元排除在掃描鏈之外，以確保芯片滿足面積和性能方面的要求，但其算法比較復(fù)雜，需要花費更長的運算時間才能達到更高的故障覆蓋率。 內(nèi)置自測試方法 內(nèi)置自測試方法(BIST: build in self test)是指在設(shè)計中集成測試發(fā)生電路，在一定的條件下自動啟動并且產(chǎn)生測試數(shù)據(jù)，在內(nèi)部檢測電路故障。內(nèi)建自測試技術(shù)對電路進行測試的過程可分為2個步驟：首先將測試信號發(fā)生器產(chǎn)生的測試序列加載到被測電路，然后由輸出響應(yīng)分析器檢查被測電路的輸出序列，以確定電路是否存在故障以及故障的位置。BIST主要完成測試序列生成和輸出響應(yīng)分析2個任務(wù)。通過分析被測電路的響應(yīng)輸出，判斷被測電路是否存在故障。因此，對數(shù)字電路進行BIST測試，需要增加3個硬件部分：測試序列生成器(test pattern generator)、響應(yīng)分析器(response analysis)和測試控制器(test controller)。 在測試序列
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