【文章內(nèi)容簡介】 reg clk_1Hz。 reg [7:0]data。 wire [7:0] c_out。 always 1 clk_1Hz=~clk_1Hz。 JSQ jsq(.start(start),.add(add),.clk_1Hz(clk_1Hz),.data(data),.c_out(c_out))。 initial begin clk_1Hz=0。 add=0。 start=0。 data=839。d1。 15 add=1。 15 start=1。 600 start=0。 end endmodule 數(shù)碼管顯示模塊：module SMG (clk_1MHz,data,data_g,data_s,data_b)。 input[7:0] data。 input clk_1MHz； output data_b。 output data_s。 output data_g。 reg[6:0]data_b。 reg[6:0]data_s。 reg[6:0]data_g。 reg [7:0]mid_b。 reg [7:0]mid_s。 reg [7:0]mid_g。 always@(posedge clk_1MHz) begin mid_b=data/100。 mid_s=data%100/10。 mid_g=data%10。 end always@(mid_b) begin case(mid_b) 739。d0:data_b=739。hC0。 739。d1:data_b=739。hF9。 739。d2:data_b=739。hA4。 739。d3:data_b=739。hB0。 739。d4:data_b=739。h99。 739。d5:data_b=739。h92。 739。d6:data_b=739。h82。 739。d7:data_b=739。hf8。 739。d8:data_b=739。h80。 739。d9:data_b=739。h90。 default:data_b=739。hC0。 endcase end always@(mid_s) begin case(mid_s) 739。d0:data_s=739。hC0。 739。d1:data_s=739。hF9。 739。d2:data_s=739。hA4。 739。d3:data_s=739。hB0。 739。d4:data_s=739。h99。 739。d5:data_s=739。h92。 739。d6:data_s=739。h82。 739。d7:data_s=739。hf8。 739。d8:data_s=739。h80。 739。d9:data_s=739。h90。 default:data_s=739。hC0。 endcase end always@(mid_g) begin case(mid_g) 739。d0:data_g=739。hC0。 739。d1:data_g=739。hF9。 739。d2:data_g=739。hA4。 739。d3:data_g=739。hB0。 739。d4:data_g=739。h99。 739。d5:data_g=739。h92。 739。d6:data_g=739。h82。 739。d7:data_g=739。hf8。 739。d8:data_g=739。h80。 739。d9:data_g=739。h90。 default:data_g=739。hC0。 endcase end endmodule數(shù)碼管顯示模塊激勵：module SMG_test。 reg[7:0] data。 reg clk_1MHz。 wire [6:0]data_g。 wire [6:0]data_s。 wire [6:0]data_b。SMG smg(.data(data),.clk_1MHz(clk_1MHz),.data_g(data_g),.data_s(data_s),.data_b(data_b))。always 10 clk_1MHz=~clk_1MHz。initial begin data=0。clk_1MHz=0。 25 data=35。 25 data=15。 25 data=93 end endmoduleRAM模塊：module RAM(reset,wr,w