【文章內容簡介】 k:in std_logic。 q:out std_logic)。 end frequencies。 architecture behav of frequencies is signal time:integer range 0 to 5。 begin process (clk) begin if rising_edge(clk) then time=time+1。 if time=5 then q=39。139。 time=0。 else q=39。039。 end if。 end if。 end process。 end behav。 此例也為 6分頻器 。 其中 time為信號 。 由于信號賦值是具有一定的延時性 ， 因此從例子中比較 time和 5的大小時 ， 語句time=time+1還未生效 ， time的值是上次進程結束時的結果 。 前兩例 6分頻器仿真波形圖 time為變量： time為信號： 可看出兩種方法是等價的。 信號與變量的比較 信號 是實體間動態(tài)交換數(shù)據(jù)的手段，用 信號 對象把實體連接在 一起形成模塊；實體說明，結構體說明都能說明信號。 變量 用于進程語句和子程序中中間的數(shù)據(jù)存儲。 信號 賦值有延遲；而 變量 賦值沒有延遲。 信號 除當前值外有許多信息（歷史信息，波形值）；而 變量 只 有當前值。 進程對 信號 敏感，對 變量 不敏感。 信號 可以是多個進程的全局 信號；而 變量 只在定義它的進程中可見。 信號 是硬件中連線的抽象描述，功能是保存變化的數(shù)據(jù)值和連 接子元件， 信號 在原件的端口連接元件； 變量 在硬件中沒有對 應關系，而是用于硬件特性的高層次建模所需要的計算中。 在描述中， 信號 的賦值不會立即生效，而是要等待一個 delta延 遲后才會變化，否則該 信號 的值在 delta延遲之前仍是原來的值。 數(shù)據(jù)對象小結 變量 常定義在進程與子程序中，用于保存運算的中間臨時數(shù) 據(jù)，或作為循環(huán)語句中的循環(huán)變量，其 賦值立即發(fā)生 。 (:=) 常量 用于保存靜態(tài)的數(shù)據(jù) (:=)。 信號 有明顯的連線或容器的對應關系，具有輸出波形，對其 賦值需要延遲時間 (=), 在進程間或子程序間具有信息傳遞功 能。 注意對象定義的所在位置及適用區(qū)域的對應關系 234 信號、變量、 常數(shù)對比 一、定義 Signal A: std_logic。 Variable A: std_logic_vector(7 downto 0)。 Constant A: integer :=6 。 二、賦值及賦值時刻 A = “1010”；（延時） A := “1010”。 （立刻） 三、定義區(qū)域 信號：實體、結構體、程序包 變量：進程、子程序 常數(shù)：實體、結構體、程序包、塊、進程、子程序 四、適用范圍 信號：實體、結構體、程序包 變量：定義了變量的進程、子程序的順序語句中 常數(shù)：視其定義的位置而定 若常數(shù)定義在實體中，適用范圍是實體所對應的 有結構體。 若常數(shù)定義在結構體中，適用范圍就是本結構體。 =1=1c bxy執(zhí)行結果為： x=c xor b, y=c xor b 執(zhí)行結果為： x=c xor a, y=c xor b =1=1c axy b VHDL 基本語句 并行語句概述 并行信號賦值語句 進程語句（ process） 并行語句概述 并行語句一般處于進程（ PROCESS）的外部。所有并行 語句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無關。 一、并行語句特點 ； ； ，沒有其它的限制條件 二 、 基本的并行語句 （ 1）直接賦值語句： = 賦值運算符 （ 2）進程（ Process）語句 （ 3）條件式信號設置語句： WhenElse （ 4）選擇式信號設置語句： WithSelectWhen （ 5）塊（ Block）語句 （ 6）元件（ Component）例化語句 （ 7） ForGenerate語句 并行信號賦值語句 簡單信號賦值語句 條件信號賦值語句 選擇信號賦值語句 2 . 賦值語句 賦值語句包括變量賦值語句和信號賦值語句，前者的賦值是立刻發(fā)生的， 后者的賦值發(fā)生在一個進程結束的時刻，并延時進行。 變量賦值目標 := 賦值源 信號賦值目標 = 賦值源 在同一進程中，同一信號賦值目標有多個賦值源時，信號賦值目標獲 得的是最后一個賦值源的值，其前面相同的賦值目標不做任何變化。 注： 信號和變量賦值 一 、 直接賦值語句： = 賦值運算符 作用：直接對目標對象進行賦值操作 。 語法格式： Signal_name=expression。 如： Signal A,B: std_logic_vector(7 down to 0)。 A=”0000000”。 B=”1000000”。 我們也可以這樣賦值： A=(others=?0?)。 信號 A的每一位的值都為 0。 B=(?1?,others=?0?)。 信號 B的第一位為 1，其它位的值為 0。 信號和變量賦值舉例 1. 標識符賦值目標 Variable a , b : std_logic。 Signal c : std_logic_vector(1 to 4)。 a: = ?1?。 b: = ?0?。 c =“1100”。 c(3) =?1?； 注： 一位值用單引號，多位值用雙引號 2. 段賦值 Signal c : std_logic_vector(1 to 4)。 c(1 to 2) =?10?； c(1 to 4) =?1010?； 3. 塊賦值 Signal a,b,c,d : std_logic。 Signal s : std_logic_vector(1 to 4)。 s = “0100” 。 (a,b,c,d) = s 。 位置關聯(lián) Variable e,f : std_logic。 Variable g : std_logic_vector(1 to 2)。 Variable h: std_logic_vector(1 to 4)。 e := ?0? 。 f := ?1? 。 g := “10”。 h :=(e=3, f=4, g(1)=1, g(2)=2)。 名稱關聯(lián) 結果： h的值為 1010 二 、 條件式信號設置語句 ： WhenElse 語法格式為： 賦值目標 = 表達式 1 When 賦值條件 Else 表達式 2 When賦值條件 Else … 表達式 N。 在結構體中的條件賦值語句的功能與在進程中的 IF語句相同，在 執(zhí)行條件信號語句時，每一賦值條件是按書寫的先后關系測定 的。 我們曾舉過一個二輸入的與門電路的例子： Library ieee。 Use 。 Entity and2 is Port(d1,d2 : in std_logic。 op : out std_logic)。 End and2。 Architecture m1 of and2 is Begin op= ?1? when(d1=?1? and d2=?1?)else ?0?。 End m1。 Library ieee。 Use 。 Entity mux is Port(a,b,c : in bit。 p1,p2 : in bit z : out bit)。 End and2。 Architecture m1 of mux is Begin z= a when p1=?1? else b when p2=?1? else c。 End m1。 允許有重疊 三 、 選擇式信號設置語句： WithSelectWhen With expression Select 賦值目標 =表達式 When constant_value1 表達式 When constant_value2 … 表達式 When Others。 選擇 式信號設置語句本身不能在進程中應用其功能與進程中 的 CASE語句相同。 例：不允許有重疊現(xiàn)象；必須含蓋所有條件 Architecture m2 of and2 is Signal tmp : std_logic_vector(1 down to 0)。 Begin tmp=d1 amp。 d2。 With tmp select f=?1? when “11”。 ?0? when others。 End m2。 例題Whenelse語句和 WithselectWhen語句的差別 兩個語句的關鍵不同是：對于條件的要求程度不同，前者 要求較松，后者要求嚴格。 a WithselectWhen語句中 When后的 constant_value必須 是互不相同的； b 而 Whenelse語句中 When后的 logic_expression則不需要這樣 的嚴格條件 ， 因為其 When后的 logic_expression的優(yōu)先權次序 為由先到后排列 。 進程語句（ process） Process 語句的格式為： [進程標號 :] Process [(敏感信號列表 )] [變量聲明 ] Begin 順序語句； End Process [進程標號 ]。 敏感表 (Sensitivity list)包括進程的一些信號，當敏感表中的某個信號變化時進程才 被激活，進程內的順序語句被執(zhí)行。當進程結束時，進程內的輸出信號值被更新， 進程進入等待（睡眠）狀態(tài)，直到敏感表中的某一信號發(fā)生變化，進程被再次激活。 下面舉一個應用示例，如下面電路： ≥ 1＆ABCD用用不同 VHDL語句 對電路的描述如下： library ieee。 use 。 Entity exam1 is Port (a,b : in std_logic。 c,d : out std_logic)。 End exam1。 Architecture m1 of exam1 is Begin c=a and b。 d=a or b 。 End m1。 architecture m2 of exam1 is begin Process (a, b) begin c=a and b。 d= a or b 。 end process。 end m2。 ≥ 1＆ABCDarchitecture m2 of exam1 is begin Process (a, b) begin c=a and b。 d= a or b 。 end process。 end m2。 architecture m3 of exam1 is begin Process (a, b) begin c=a and b。 end process D1 。 Process (a, b) begin d= a or b 。