數(shù)字鐘實驗教案(20xx-10)(編輯修改稿)
2025-01-04 09:45 本頁面
【文章內(nèi)容簡介】 if。 end if。 end process。 sec1=sect1。 sec2=sect2。 end t1。 三、 VHDL語言 ? VHDL： VHSIC (Very High Speed Integrated Circuit) Hardware Description Language ? VHDL是一種 IEEE 工業(yè)標(biāo)準(zhǔn)硬件描述語言，是用于仿真和綜合的高級別描述語言 VHDL程序結(jié)構(gòu) ? VHDL程序包括 – 實體（ Entity） 聲明 – 結(jié)構(gòu)體（ Architecture） 聲明 – 庫（ Library）、 程序包（ Package） 聲明 庫、程序包 實體（ Entity） 結(jié)構(gòu)體 （ Architecture） 進程 或其它并行結(jié)構(gòu) 配置（ Configuration） VHDL程序結(jié)構(gòu) 庫 VHDL庫可分為 5種： IEEE 庫：定義了四個常用的程序包： ? std_logic_1164 (std_logic types amp。 related functions) ? std_logic_arith (arithmetic functions) ? std_logic_signed (signed arithmetic functions) ? std_logic_unsigned (unsigned arithmetic functions) STD 庫（默認(rèn)庫） ? 庫中程序包為： standard， 定義的數(shù)據(jù)類型： Bit，bit_vector ， Boolean， Integer， Real， and Time 面向 ASIC的庫 WORK庫（默認(rèn)庫） 用戶定義庫 庫的使用 ? 庫及程序包的使用語法： library 庫名； use 庫名．程序包名． All； ? 例：時鐘秒的庫定義 library ieee。 use 。 use 。 實體聲明 ENTITY 實體名 IS 類屬聲明 端口聲明 END entity_name。 (87版本 ) END ENTITY entity_name 。 (93版本 ) ? 端口聲明：確定輸入輸出端口的數(shù)目和類型。 Port （ 端口名稱 {，端口名稱 }：端口方式 端口類型； … 端口名稱 {，端口名稱 }：端口方式 端口類型 ）； 端口方式與 端口類型 ? 端口方式： in 輸入型，此端口為只讀型。 out 輸出型，此端口只能在實體內(nèi)部對其賦值。 inout 輸入輸出型，既可讀也可賦值。 buffer 緩沖型，與 out 相似，但可讀。 ? 端口類型：預(yù)先定義好的 數(shù)據(jù)類型 。 如： bit、 integer、 std_logic 等 例：時鐘秒的實體說明 entity newsecond is port (clk,reset:in std_logic。 sec1,sec2: out std_logic_vector(3 downto 0)。 carry: out std_logic)。 end newsecond。 結(jié)構(gòu)體聲明 architecture 結(jié)構(gòu)體名稱 of 實體名稱 is [定義語句 ]內(nèi)部信號、常數(shù)、數(shù)據(jù)類型、進程、 子程序（函數(shù)、過程）、組件等的聲明； begin [并行處理語句 ]； end [結(jié)構(gòu)體名稱 ]； 例：秒的結(jié)構(gòu)體聲明 architecture t1 of newsecond is signal sect1,sect2: std_logic_vector(3 downto 0)。 Begin process(reset,clk) …… end t1。 VHDL中的數(shù)據(jù) ? 數(shù)據(jù)對象：常量 (Constant)、 變量 (Variable)、 信號(Signal) 格式：名稱：數(shù)據(jù)類型 約束條件：＝表達(dá)式； 例 ： constant width： integer： = 8； variable count : integer range 0 to 255 := 10。 signal init : integer := 1。
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