【文章內(nèi)容簡(jiǎn)介】 間 t pd 傳輸延遲時(shí)間表示輸出信號(hào) 滯后于輸入信號(hào)的時(shí)間 。 1)、 輸出電壓由高電平跳 變?yōu)榈碗娖降膫鬏斞舆t時(shí)間 稱為 導(dǎo)通延遲時(shí)間 tPHL。 2)、 輸出電壓由低電平跳變?yōu)? 高電平的傳輸延遲時(shí)間稱為 截止延遲時(shí)間 t PLH。 t PHL和 t PLH是以輸入 、 輸出波形對(duì)應(yīng)邊上等于最大 幅度 50%的兩點(diǎn)時(shí)間間隔來(lái)確定的 ， 如圖所示 。 3)、 t pd為 t PLH和 t PHL的平均值： 通常， TTL門的 tpd在 3～ 40 ns之間。 )(21 PLHP H Lpd ttt ?? 三、 集電極開(kāi)路門（ OC門 OPEN COLLECTOR GATE） 在數(shù)字電路中，常希望多個(gè)門電路的輸出端并聯(lián)以實(shí)現(xiàn) “ 與 ” 邏輯，這種功能稱為 “ 線與 ” 。 而 TTL門電路 中， 輸出端是不允 許并聯(lián)使用。 因?yàn)楫?dāng)兩個(gè)門并接時(shí)， 若一個(gè)門輸出為高電平，另一個(gè)門 輸出低電平，就會(huì)有一個(gè)很大的電 流從截止門的 V4管流到導(dǎo)通門的 V5 管 (如圖 所示 )。這個(gè)電流不僅會(huì)使 導(dǎo)通門的輸出低電平抬高，而且會(huì) 使它因功耗過(guò)大而損壞。 集電極開(kāi)路門是允許輸出端直接 并聯(lián)在一起 TTL門，以構(gòu)成 線與邏輯 及線或邏輯 。 電路構(gòu)成： 集電極開(kāi)路門電路圖及邏輯符號(hào)如圖示； 注： OC門在使用時(shí)，必須在輸出 端通過(guò)外接負(fù)載電阻接至 VCC 或其它電源。 由 OC門組成的與或非邏輯電路： 1）、邏輯電路： CDABCDABF ???? 2）、外接上拉電阻 RL的選?。? 外接上拉電阻 RL的選取應(yīng)保證輸出高電平時(shí)，不低 于 UOHmin；輸出低電平時(shí)，不高于 UOLmax。 設(shè)：有 n個(gè) OC門線與輸出，驅(qū)動(dòng) m個(gè) TTL與非門的 m’個(gè)輸入端。 A、當(dāng) 所有 OC門輸出高電平時(shí)： 其中： IOH為每個(gè) OC門輸出管 截止時(shí)的漏電流 ， IIH是負(fù)載門每個(gè)輸入端 的高電平輸入電流， m’為負(fù)載門的個(gè)數(shù)， n為 OC門的個(gè)數(shù)。 IHOHRUVR ImnII LOHCC 39。m ax??? ?B、當(dāng) 只有一個(gè) OC門輸出低電平時(shí)（極限情況）： 其中： ILM 是 OC門允許的最大負(fù)載電流， IIL為每個(gè)負(fù)載門輸入電流的 絕對(duì)值 。 C、 電阻 RL的選?。? RL的典型值為 1K Ω 。 注： 由于有上拉電阻 RL存在，降低了系統(tǒng)的開(kāi)關(guān)速 度，故 OC門只適用于速度不高的場(chǎng)合。 ILRUVILRLM ImImII LOLCCL39。39。 ???? ?m a xm i n LLL RRR ??ILLMOLCCImIUVLR 39。m i n ??? 上拉電阻的大小不僅影響線與輸出的高、低電平，而且還影響門的延時(shí)、功耗和扇出等等。 利用 OC門實(shí)現(xiàn)低電平向高電平的轉(zhuǎn)換 輸出管 T5的 RL可接到較高的電源 EC上，用它控制輸出所需要的高電平。如數(shù)碼管， MOS器件等，此時(shí) EC可接 10～ 20V。 有些 OC門的輸出管設(shè)計(jì)的較大，足以承受較大電流和較高電壓。例 SN7407（同相） / SN7406（反相 )輸出管允許的最大負(fù)載電流為 40mA ，截止時(shí)耐壓為 30V，足以直接驅(qū)動(dòng)小型繼電器和數(shù)碼管等小型功率器件。 除與非門外，反相器、與門、或門、或非門都可做成 OC門的輸出結(jié)構(gòu)，外接負(fù)載電阻的計(jì)算方法也相同。 計(jì)算圖示電路中上拉電阻 RL的阻值范圍 。 其中 G G G3是 74LS系列 OC門，輸出管截止時(shí)的漏電流IOH100 181。A，輸出低電平 VOL≤ V 時(shí)允許的最大負(fù)載電流 ILM=8 mA。 G G G6為 74 LS系列與非門，它們的輸入電流為 IIL≤ mA， IIH20181。A。 OC門的輸出高、低電平應(yīng)滿足： VOH,VOL≤ V 。 解： 故應(yīng)取 R15 k? 。 )( a x 39。 ???? ??? ??? KRIHOHOHCCImnIUVL)( i n 39。 ???? ?? ??? KRILLMOLCCImIUVL 四、三態(tài) TTL電路 （三態(tài)門 THREE STATE GATE） 普通 TTL門的輸出只有兩種狀態(tài) ——邏輯 0 和邏輯 1，這兩種狀態(tài)都是 低阻輸出 。三態(tài)邏輯 (TSL)輸出門除了具有這兩個(gè)狀態(tài)外，還具有 高阻輸出的第三種狀態(tài) (或稱禁止?fàn)顟B(tài) )，這時(shí) 輸出端相當(dāng)于懸空 。 電路構(gòu)成： 三態(tài)門的電路圖及符號(hào)如圖所示。 其中： G為控制輸入端 電路分析： A、當(dāng) G=0(即 G端輸入低電平 )時(shí)： 晶體管 V6截止 ，其集電極 UC6為高電平，使晶體管 V1中與 V6集電極相連的那個(gè)發(fā)射結(jié)也截止。由于和二極管VD的 N區(qū)相連的 PN結(jié)全截止，故 VD截止，相當(dāng)于開(kāi)路，不起任何作用。這時(shí)三態(tài)門和普通與非門一樣，完成“ 與非 ” 功能，即 。 ABF ? B、當(dāng) G=1(即 G端輸入高電平 )時(shí)： V6飽和 導(dǎo)通 ， UC6為低電平，則 VD導(dǎo)通，使 UC2被鉗制在 1V左右，致使 V4截止。同時(shí) UC6使 V1管射極之一為低電平，所以 V V5也截止。由于同輸出端相接的兩個(gè)晶體管 V4和 V5同時(shí)截止，因而輸出端相當(dāng)于 懸空或開(kāi)路 。這時(shí)三態(tài)門相對(duì)負(fù)載而言 呈現(xiàn)高阻抗 ，故稱 這種狀態(tài)為高阻態(tài)或懸浮狀態(tài)，也叫禁止?fàn)顟B(tài)。 C、真值表： 由三態(tài)門組成的 “ 與或非 ” 電路： 注意： G1， G2不能同時(shí)為高電平 ， 否則會(huì)發(fā)生與普通 與非門電路輸出端并聯(lián)所造成的同樣后果 ， 致 使邏輯關(guān)系混亂 ， 器件損壞 。 實(shí)際應(yīng)用 三態(tài)門大量地用于計(jì)算機(jī)的總線接口上 ， 由此又稱之為總線驅(qū)動(dòng)器 ， 緩沖器等 。 它不但可以代替OC門 ， 實(shí)現(xiàn)高速 線或 ， 而且可以實(shí)現(xiàn)數(shù)據(jù)的 雙向傳輸 （ 即用一條傳輸總線 ， 實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸 ） , 這就是當(dāng)今為什么大量選用三態(tài)門的原因所在 。 2211 GAGAF ?? 用三態(tài)門構(gòu)成的雙向傳輸總線如下圖所示 。 注：某一時(shí)刻只能有一個(gè)三態(tài)門處于工作狀態(tài) ， 其余的兩 態(tài)門處于高阻狀態(tài) ， 則總線就可輪流傳送各三態(tài)門的 輸出 /輸入信號(hào) 。 否則會(huì)發(fā)生與普通與邏輯門電路輸 出端并聯(lián)所造成的同樣后果 ， 致使邏輯關(guān)系混亂 ， 器 件損壞 。 （ 74LS373） 167。 MOS集成邏輯門 MOS晶體管是金屬 氧化物 半導(dǎo)體場(chǎng)效應(yīng)管的簡(jiǎn)稱。MOS集成邏輯電路具有集成度高，功耗小，工藝簡(jiǎn)單等優(yōu)點(diǎn)。因而在集成電路，特別是在大規(guī)模集成電路中得到廣泛應(yīng)用。 一 、 MOS管的開(kāi)關(guān)特性： N溝道增強(qiáng)型 MOS管 ： N溝道增強(qiáng)型 MOS管的結(jié)構(gòu)及符號(hào)如圖示 。 MOS管輸出特性： 輸出特性是指當(dāng)固定柵極電壓不同值時(shí) ， 漏電流 IDS和漏源之間電壓 UDS關(guān)系 ， NMOS管輸出特性 曲線 如圖所示 。 A、 非飽和區(qū)： VDS(VGSVT) 在一定的 VGS值下： VDS↑ ， 其 IDS↑ B、 飽和區(qū)： VDS (VGS VT) 在一定的 VGS值下： VDS ↑ ， 其 IDS基本不變 C、 截止區(qū)： VGSVT， IDS＝ 0 轉(zhuǎn)移特性： 轉(zhuǎn)移特性時(shí)指 VDS為一定值時(shí)，漏極電流 IDS隨柵極控 制電壓 VGS而變化的特性曲線。 NMOS管的轉(zhuǎn)移特性如 圖所示。 A、 當(dāng) UGSUT時(shí)： 管子截止 (IDS =O) B、當(dāng) UGSUT時(shí) ： 管子導(dǎo)通，且 UGS↑→ 導(dǎo)電 溝通的電阻 ↓→ 漏電流 IDS↑ C、 MOS管在開(kāi)關(guān)運(yùn)用的條件下， 加在柵極上的電壓不是高電位， 就是低電位，其轉(zhuǎn)移特性可用 直線來(lái)近似。其斜率為一常數(shù)。 ? ?TGSDSm UUItgg ??? ? 二、 CMOS 反相器 電路結(jié)構(gòu)： CMOS反相器電路如圖示，它由兩個(gè)增強(qiáng)型 MOS場(chǎng)效應(yīng)管組成，其中 V1為 NMOS管，稱驅(qū)動(dòng)管 ， V2為 PMOS管，稱負(fù)載管。 NMOS管的柵源開(kāi)啟電壓 UTN為正值 ， PMOS管的柵源開(kāi)啟電壓 UTN是負(fù)值 ，其數(shù)值范圍在 2～ 5V之間。使電路正常工作，要求電源電壓 UDD＞ (UTN+|UTP|)。 UDD可在 3～18V之間工作，其適用范圍較寬。 電路分析： A、當(dāng) UI=UIL=0V時(shí)： UGS1=0，因此 V1管截止，而此時(shí) |UGS2|＞ |UTP|，所以 V2導(dǎo)通，且 導(dǎo)通內(nèi)阻很低，所以 UO=UOH≈ UDD， 即輸出為高電平。 B、 當(dāng) UI=UIH=UDD時(shí)： UGS1=UDD＞ UTN， V1導(dǎo)通 ， 而 UGS2=0＜ |UTP|， 因此 V2截止 。 此時(shí) UO=UOL≈ 0， 即輸出為低電平 。 可 見(jiàn) ，CMOS反相器實(shí)現(xiàn)了邏輯非的功能 。 C、 CMOS反相器在工作時(shí) ， 由于在靜態(tài)下 UI無(wú)論是高電平還是低電平 ， V1和 V2中總有一個(gè)截止 ， 且截止時(shí)阻抗極高 ， 流過(guò) V1和 V2的靜態(tài)電流很小 ， 因此 CMOS反相器的靜態(tài)功耗非常低 ， 這是 CMOS電路 最突出的優(yōu)點(diǎn) 。 CMOS反相器的主要特性 A、電壓傳輸特性 CMOS反相器的電壓傳輸特性如圖示。 1） AB段： UI＜ UTN輸入低電平時(shí)， UGS1＜ UTN, |UGS2|＞ |UTP|， 故 V1截止， V2導(dǎo)通， UO=UOH≈ UDD， 輸出高電平。 2） CD段： UI＞ UDD