[工學(xué)]第二講原理圖設(shè)計方法(編輯修改稿)
2025-01-03 23:54 本頁面
【文章內(nèi)容簡介】 紹 FPGA/CPLD基于原理圖輸入設(shè)計方法 1 1位全加器設(shè)計向?qū)? 基本設(shè)計步驟 注意： 文件夾名不能用中文，且不可帶空格。 步驟 1：輸入設(shè)計項目和存盤 圖 1 進入 MAX+plusII， 建立一個新的設(shè)計文件 使用原理圖輸入 方法設(shè)計，必須 選擇打開原理圖 編輯器 新建一個設(shè) 計文件 圖 2 元件輸入對話框 首先在這里用鼠標 右鍵產(chǎn)生此窗，并 選擇“ Enter Symbol” 輸入一個元件 然后用鼠標雙 擊這基本硬件庫 這是基本硬件庫 中的各種邏輯元件 也可在這里輸入 元件名，如 2輸 入與門 AND2， 輸 出引腳： OUTPUT 圖 3 將所需元件全部調(diào)入原理圖編輯窗 圖 4 連接好的原理圖 輸出引腳： OUTPUT 輸入引腳： INPUT 將他們連接 成半加器 圖 5 連接好原理圖并存盤 首先點擊這里 文件名取為： 注意，要存在 自己建立的 文件夾中 步驟 2：將設(shè)計項目設(shè)置成工程文件 (PROJECT) 圖 6 將當前設(shè)計文件設(shè)置成工程文件 首先點擊這里 然后選擇此項， 將當前的原理圖 設(shè)計文件設(shè)置成 工程 最后注意此路 徑指向的改變 注意，此路徑指 向當前的工程！ 步驟 3：選擇目標器件并編譯 圖 7 選擇最后實現(xiàn)本項設(shè)計的目標器件 首先選擇這里 器件系列選擇 窗，選擇 ACEX1K 系列 根據(jù)實驗板上的 目標器件型號選 擇，如選 EP1K30 注意，首先消去 這里的勾，以便 使所有速度級別 的器件都能顯示 出來 圖 8 對工程文件進行編譯、綜合和適配等操作 選擇編譯器 編譯窗 完成編譯！ 步驟 4：時序仿真 (1) 建立波形文件。 首先選擇此項， 為仿真測試新 建一個文件 選擇波形 編輯器文件 (2) 輸入信號節(jié)點。 圖 9 從 SNF文件中輸入設(shè)計文件的信號節(jié)點 從 SNF文件中 輸入設(shè)計文件 的信號節(jié)點 點擊“ LIST” SNF文件中 的信號節(jié)點 圖 10 列出并選擇需要觀察的信號節(jié)點 用此鍵選擇左窗 中需要的信號 進入右窗 最后點擊“ OK” 圖 49 列出并選擇需要觀察的信號節(jié)點 (3) 設(shè)置波形參量。 圖 11 在 Options菜單中消去網(wǎng)格對齊 Snap to Grid的選擇 (消去對勾 ) 消去這里的勾， 以便方便設(shè)置 輸入電平 (4) 設(shè)定仿真時間。 圖 12 設(shè)定仿真時間 選擇 END TIME 調(diào)整仿真時間 區(qū)域。 選擇 60微秒 比較合適 (5) 加上輸入信號。 圖 13 為輸入信號設(shè)定必要測試電平或數(shù)據(jù) (6) 波形文件存盤。 圖 14 保存仿真波形文件 用此鍵改變仿真 區(qū)域坐標到合適 位置。 點擊‘ 1’，使拖黑 的電平為高電平 (7) 運行仿真器。 圖 15 運行仿真器 選擇仿真器 運行仿真器 (8) 觀察分析半加器仿真波形 。 圖 16 半加器 (9) 為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器 . 圖 17 打開延時時序分析窗 選擇時序分析器 輸入輸出 時間延遲 (10) 包裝元件入庫。 選擇菜單 “ File”→ “Open”， 在 “ Open”對話框中選擇原理圖編輯文件選項 “ Graphic Editor Files”， 然后選擇， 重新打開半加器設(shè)計文件，然后選擇 “ File”菜單的 “ Create Default Symbol”項，將當前文件變成了一個包裝好的單一元件 (Symbol)， 并被放置在工程路徑指定的目錄中以備后用。 步驟 5：引腳鎖定 可選擇鍵 8作為半 加器的輸入“ a” 選擇實驗電路結(jié)構(gòu)圖 6 選擇鍵 8作為半加 器的
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