[工學(xué)]第04章vhdl程序設(shè)計(jì)基礎(chǔ)(編輯修改稿)
2024-11-15 00:13 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 號(hào)名：元件名 USE ENTITY 庫(kù)名 .實(shí)體名（結(jié)構(gòu)體名）； END FOR； …… FOR 元件調(diào)用標(biāo)號(hào)名：元件名 USE ENTITY 庫(kù)名 .實(shí)體名（結(jié)構(gòu)體名）； END FOR； END FOR END 配置名； 就是在配置的過(guò)程中為每一個(gè)元件直接指定實(shí)體的結(jié)構(gòu)體，而不是指定該實(shí)體的低級(jí)配置。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 28 CONFIGURATION full_adder_cfg OF full_adder IS FOR stucture FOR U1,U3:xor2 USE ENTITY (xor2_arc)。 END FOR。 FOR U2,U4:and2 USE ENTITY (and2_arc)。 END FOR。 FOR U5:or2 USE ENTITY (or2_arc)。 END FOR。 END FOR。 END full_adder_cfg。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 29 塊的配置 要指明元件所在的塊，塊配置在結(jié)構(gòu)體和元件之間分出另一層次。若對(duì)某個(gè)含有塊語(yǔ)句的結(jié)構(gòu)體進(jìn)行文件配置時(shí)，必須指明是哪一個(gè)塊的配置。 與元件配置相同，塊配置也有兩種不同的形式：低級(jí)的配置形式和實(shí)體 結(jié)構(gòu)體對(duì)的配置形式。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 30 CONFIGURATION 配置名 OF 實(shí)體名 IS FOR 選配結(jié)構(gòu)體名 FOR 塊名 FOR 元件調(diào)用標(biāo)號(hào)名：元件名 USE CONFIGURATION 庫(kù)名 .元件配置名； END FOR； …… END FOR …… FOR 塊名 FOR 元件調(diào)用標(biāo)號(hào)名：元件名 USE CONFIGURATION 庫(kù)名 .元件配置名； END FOR； …… END FOR； END FOR； END 配置名； 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 31 CONFIGURATION 配置名 OF 實(shí)體名 IS FOR 選配結(jié)構(gòu)體名 FOR 塊名 FOR 元件調(diào)用標(biāo)號(hào)名：元件名 USE ENTITY 庫(kù)名 .實(shí)體名（結(jié)構(gòu)體名）； END FOR； …… END FOR ； …… FOR 塊名 FOR 元件調(diào)用標(biāo)號(hào)名：元件名 USE ENTITY 庫(kù)名 .實(shí)體名（結(jié)構(gòu)體名）； END FOR； …… END FOR； END FOR； END 配置名； 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 32 BEGIN sum:BLOCK BEGIN U1:xor2 PORT MAP(a,b,tmp1)。 U2:xor2 PORT MAP(tmp1,Cin,S)。 END BLOCK sum。 carry:BLOCK BEGIN U3:or2 PORT MAP(tmp2,tmp3,Co)。 middle:BLCOK BEGIN U4:and2 PORT MAP(tmp1,Cin,tmp2)。 U5:and2 PORT MAP(a,b,tmp3)。 END BLOCK middle。 END BLOCK carry。 END structure。 CONFIGURATION full_adder_cfg OF full_adder IS 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 33 FOR structure FOR sum FOR all:xor2 USE CONFIGURATION 。 END FOR。 END FOR。 FOR carry FOR U3:or2 USE CONFIGURATION 。 END FOR。 FOR middle FOR all:and2 USE CONFIGURATION 。 END FOR。 END FOR。 END FOR。 END FOR。 END full_adder_cfg。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 34 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 結(jié)構(gòu)體的配置 結(jié)構(gòu)體配置也是對(duì)結(jié)構(gòu)體中所引用的元件進(jìn)行配置 ,但是這種配置與元件配置有很大的區(qū)別 :元件配置是使用專門的配置語(yǔ)句來(lái)完成的 ,配置語(yǔ)句與元件所在的結(jié)構(gòu)體是分開的 。而結(jié)構(gòu)體配置則是放在結(jié)構(gòu)體的說(shuō)明語(yǔ)句部分 ,它是一種配置說(shuō)明不需要與元件所在的結(jié)構(gòu)體分開的配置類型。 for 元件例化標(biāo)號(hào) : 元件名 use configuation 庫(kù)名 .元件 配置名 。 for 元件例化標(biāo)號(hào) : 元件名 use entity 庫(kù)名 .實(shí)體名 (結(jié)構(gòu)體名 )。 35 子程序調(diào)用和重載 一、子程序結(jié)構(gòu) 所謂子程序就是在主程序調(diào)用它以后能夠?qū)⑻幚斫Y(jié)果返回主程序的程序模塊。在 VHDL中子程序有兩種類型：過(guò)程和函數(shù)。 過(guò)程 PROCEDURE 過(guò)程名 (參數(shù)表 ) IS [過(guò)程說(shuō)明 。] BEGIN 過(guò)程語(yǔ)句部分 。 END [PROCEDURE] 過(guò)程名 。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 36 過(guò)程說(shuō)明部分主要包括變量說(shuō)明、常量說(shuō)明和類型說(shuō)明，用來(lái)對(duì)過(guò)程中要用到的變量、常量和類型進(jìn)行說(shuō)明，并且這些說(shuō)明只在該過(guò)程內(nèi)有效。過(guò)程中不允許定義信號(hào)。 過(guò)程語(yǔ)句部分是由順序語(yǔ)句組成的，過(guò)程的調(diào)用實(shí)際上就是啟動(dòng)了對(duì)過(guò)程中的順序語(yǔ)句的執(zhí)行。 過(guò)程調(diào)用 指過(guò)程作為子程序被主程序調(diào)用。過(guò)程調(diào)用時(shí)主程序先要對(duì)過(guò)程進(jìn)行初始化，所謂初始化就是先將初始值傳遞給過(guò)程的輸入?yún)?shù)。過(guò)程啟動(dòng)后，過(guò)程中的輸出值被傳遞到主程序中相應(yīng)的變量或者信號(hào)中。對(duì)同一個(gè)過(guò)程的所有調(diào)用來(lái)說(shuō)，過(guò)程的行為描述是相同的，只是傳遞給過(guò)程的參數(shù)或者過(guò)程執(zhí)行后輸出返回給主程序的參數(shù)不同。 第 4章 VHDL程序設(shè)計(jì)基礎(chǔ) 37 LIBRARY IEEE； USE 。 ENTITY conversion IS PORT(input :IN std_logicvector(7 DOWNTO 0)。 con_flag: OUT boolean。 output : INOUT integer)。 END conversion。 ARCHITECTURE behave OF conversion IS PROCEDURE vector_to_int (a: IN std_
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