【文章內(nèi)容簡介】 用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 3） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 4） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。 Quartus II 簡介 Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。當(dāng)前官方提供下載的最新版本是 。 Quartus II （ 和更高版本）設(shè)計軟件是業(yè)界唯一提供 FPGA 和固定功能 HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。工程師使用同樣的低價位工具對 Stratix FPGA 進(jìn)行功能驗證和原型設(shè)計，又可以設(shè)計 HardCopy Stratix 器件用于批量成品。系統(tǒng)設(shè)計者現(xiàn)在能夠用Quartus II 軟件評估 HardCopy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計。 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter的協(xié)作設(shè)計。 Quartus平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容 ， 改進(jìn)了軟件的LogicLock 模塊設(shè)計功能，增添了 FastFit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升 了調(diào)試能力。 武漢理工大學(xué) 應(yīng)用 設(shè)計報告 3 2 頻率測量原理及方案 設(shè)計要求 1. 采用測頻法，設(shè)計一個 4 位十進(jìn)制數(shù)字顯示的數(shù)字頻率計 2. 其測量的范圍為 1~9999KHz 測頻原理 數(shù)字頻率計是用于測量信號頻率的電路。 本設(shè)計采用測頻原理對數(shù)字頻率計進(jìn)行設(shè)計，下面對測頻原理進(jìn)行簡要介紹。 測頻率時，以分頻后的時鐘信號作為閘門信號，因為輸入信號的頻率大于閘門信號頻率， 所以 在閘門信號周期內(nèi)，計算輸入信號的周期數(shù)目，就可以計算出輸入信號的頻率值了。原理圖 如圖 1 所示 ： 圖 1 原理圖 在確定的閘門時間 Tw 內(nèi)，記錄被測信號的變化周期數(shù)（或脈沖個數(shù)） Nx，則被測信號的頻率為： fx=Nx/Tw。這種方法的計數(shù)值會產(chǎn)生 177。1 個字誤差，測試精度與計數(shù)器中記錄的數(shù)值 Nx 有關(guān)。 閘門信號 被測信號 武漢理工大學(xué) 應(yīng)用 設(shè)計報告 4 3 系統(tǒng)設(shè)計 系統(tǒng) 實現(xiàn) 方案提出及確定 方法一 : 采用小規(guī)模數(shù)字集成電路制作 被測信號經(jīng)過放大整形變換為脈沖信號后加到主控門的輸入端，時基信號經(jīng)控制電路產(chǎn)生閘門信號送至主控門，只有在閘門信號采樣期間內(nèi)輸入信號才通過主控門，若時基信號周期為 T，進(jìn)入計數(shù)器的輸入脈沖數(shù)為 N，則被信號的測頻率其頻率 F=N/T，其原理方框圖如圖 2 所示 被測信號 圖 2 方案一測頻原理圖 方案二：采用單片機(jī)進(jìn)行測頻控制 單片機(jī)技術(shù)比較成熟，功能也比較強(qiáng)大，被測信號經(jīng)放大整形后送入測頻電路，由單片機(jī)對測頻電路的輸出信號進(jìn)行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。原理方框圖如圖3 所示。 待測信號 圖 3 單片機(jī)測頻電路原理圖 采用這種方案優(yōu)點是依賴成熟的單片機(jī)技術(shù)、運算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計成本也較低，缺點是顯而易見的，在傳統(tǒng)的單片機(jī)設(shè)計系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做得很高，使得測量精度大大降低。 整形放大 閘門 計數(shù)器 譯碼器 顯示 信號整形 測頻電路 單片機(jī) 顯示 晶 振 控制部分 武漢理工大學(xué) 應(yīng)用 設(shè)計報告 5 方案三：采用現(xiàn)場可編程門陣列 (FPGA)為控制核心 采用現(xiàn)場可編程門陣列 (FPGA)為控制核心，利用 VHDL 語言編程，下載燒制實現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，可實現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測頻測量精度高，測量頻率范圍大，而且編程靈活、調(diào)試方便。 綜合上述分析，方案三為本設(shè)計測量部分最佳選擇方案。 系統(tǒng)組成 如圖 4 所示， 本 系統(tǒng)包含輸入模塊， FPGA 模塊，顯示模塊。輸入模塊包括基準(zhǔn)時鐘，復(fù)位信號和被測信號。 FPGA 模塊是系統(tǒng)的核心部分，其包括分頻、 7 位十進(jìn)制計數(shù)器、數(shù)據(jù)處理和動態(tài)譯碼。當(dāng)系統(tǒng)正常工作時， 分 頻部分的作用是對基準(zhǔn)時鐘進(jìn)行分頻，得到一個閘門信號，作為 7位十進(jìn)制計數(shù)器的使能信號。數(shù)據(jù)處理部分 用于 取 7 位十進(jìn)制計數(shù)器的有效高 4 位數(shù)據(jù)，送入動態(tài)顯示譯碼部分進(jìn)行顯示譯碼。顯示模塊 用于顯示頻率值 。 圖 4 系統(tǒng)組成框圖 武漢理工大學(xué) 應(yīng)用 設(shè)計報告 6 4 數(shù)字頻率計 VHDL設(shè)計 與仿真 本設(shè)計采用 Quartus 對數(shù)字頻率計進(jìn)行設(shè)計。 設(shè)計步驟如下： （ 1） 打開 工程及設(shè)計輸入 1） 雙擊桌面 Quertus 的 圖標(biāo)打開軟件； 2） File— Open Project 打開事先已經(jīng)創(chuàng)建并保存的工程文件，文件及源代碼初始頁面如圖 5 所示； 注意：文件夾要用英文命名 圖 5 初始界面示意圖 3） 運行程序得到設(shè)置界面，此時需要先添加中間變量再設(shè)置各個變量參數(shù)的數(shù)據(jù)類型，運行設(shè)置圖如圖 6 所示； 武漢理工大學(xué) 應(yīng)用 設(shè)計報告 7 圖 6 運行設(shè)置圖 需要添加的管腳、寄存器等參量如圖 6 所示，例如 b1~b7， bcd0~bcd3 等。這里我們將clk 的值設(shè)置為 ，顯示類型設(shè)置為波形； clk1 的值設(shè)置為 100ns，顯示波形也設(shè)置為波形； start 的初始值為“ 1”； b1~b bcd、 bcd0~bcd3 以及 q 和 qq 的數(shù)值類型都設(shè)置為十進(jìn)制顯示。 （ 2） 功能仿真 1） 保存設(shè)置參數(shù)后點擊界面上方的“運行”按鈕，耐心等待幾分鐘（運行時長和參數(shù)設(shè)置有關(guān)）便會出現(xiàn)仿真界面，如圖 7 所示； 圖 7 仿真圖 武漢理工大學(xué) 應(yīng)用 設(shè)計報告 8 由輸入設(shè)置我們可以計算出理論值： Nx=500010=50000 fx=50000/200=250 仿真后輸出 b3b2b1 的值為 253，與理論值相比較存在很小的誤差，基本上可