【文章內(nèi)容簡介】 進(jìn)行顯示，這就是說水平軸的長為 512/50=格。據(jù)此，兩個采樣之間的時間間隔可按下式計算： 采樣間隔 =時基設(shè)置 (s/格 )/采 樣點數(shù) (式 21) 若時基設(shè)置為 lms/格，且每格有 50個采樣，則可以計算出采樣間隔為： 采樣間隔 =1ms/50=20us (式 22) 采樣速率是采樣間隔的倒數(shù)： 采樣速率 =1/采樣間隔 (式 23) 通常示波器可以顯示的采樣點數(shù)是固定的，時基設(shè)置的改變是通過改變采樣速率來實現(xiàn)的，因此一臺特定的示波器所給出的采樣速率只有在某一特定的時時設(shè)置之下才是有效的。在較低的時基設(shè)置之下，示波器使用的采樣速率也比較低。 8 存儲深度 存儲深度又叫記錄長度或采集長度，是示波器可以存儲的采樣點數(shù)。一臺DSO 的記錄時間長度是由采樣速率和存儲深度決定的，三者之問的關(guān)系可以用式(24)表示： 記錄時長 =存儲深度 247。 采樣速率 (式 24) 對于給定的存儲深度，采樣速率越大，可記錄的時間就越短。然而， 在實際的測量工作中，用戶在需要一個高采樣速率的同時，還需要較長的記錄時間，這樣才能避免走樣，并且便于觀察信號波形。 要滿足這些要求就需要 DSO 有足夠大的存儲深度，才可以在高采樣速率的情況下，獲得較長的波形記錄時間。但是，很多 DSO或是邏輯分析儀的內(nèi)存都不夠大，僅能存儲幾千個采樣點 (有時甚至低至幾百個采樣點 )，存儲時間也只 有幾個毫秒。 9 3 數(shù)字示存儲示波器的總體設(shè)計 本文中 設(shè)計的數(shù)字存儲示波器 由硬件電路和計算機(jī)軟件部分組成， 系統(tǒng) 如圖31 所示。 被測信號 硬件電路 計算機(jī)軟件 圖 31 系統(tǒng)示意圖 圖 32是基于 PC機(jī)的 數(shù)字存儲示波器的系統(tǒng)框圖 。 該系統(tǒng) 采用 AT89C52 單片機(jī)作為控制核心，采用可編程器件（ ALTERA 公司的EPM7128SLC8415）來實現(xiàn) 對數(shù)字系統(tǒng)的控制。由于可編程器件的工作頻率很高，所以用它控制高速 A/D 工作是合適的，同時又有著 MAXPLUSII 這樣強(qiáng)大的軟件予以支持，所以設(shè)計調(diào)試都會變得十分方便。 控制邏輯從總線上監(jiān)控這些數(shù)據(jù)以等待觸發(fā)點的到來。采用這樣的觸發(fā)設(shè)計方法就無需設(shè)計通常所需的觸發(fā)電路，并且可以縮短模擬信號路徑，從而減少噪聲干擾。它的另一個好處在于，用作邏輯分析儀時，還可在觸發(fā)點處停止對數(shù)字信號的采集。 除了觸發(fā)控制之外，控制邏輯中還包含了其他高級模式，比如預(yù)觸發(fā)模式?？刂七壿嬛羞€將產(chǎn)生存儲器控制信號，當(dāng)存儲器被寫滿時，就會停 止數(shù)據(jù)采集，并通過并口將數(shù)據(jù)送往 PC機(jī)。 從圖 32中可以看出， 兩個通道之間完全是相互分離的，那么，它們就可以單獨使用。例如，可以讓通道 A用作邏輯分析儀，同時通道 B處于模擬輸入方式。如果選擇用兩路模擬輸入，并使得二者的相位相差 180度，就可能得到雙倍 的等效采樣率 。 當(dāng)數(shù)據(jù)被送入 PC機(jī)之后，通過軟件對其進(jìn)行交叉存儲再重建波形。這種情 10 況下，雖然信號采樣率比通常情況高一倍，記錄長度并沒有縮短，因為兩個存儲器都用來存儲同一個波形的數(shù)據(jù)，也就是說存儲深度也增加了一倍 ，同時 記錄長度不會減少。 為了穩(wěn)定實時的顯示波形，必須 使采樣數(shù)據(jù)輸出與掃描信號同步，同時掃描速度要快，所以也應(yīng)該用可編程器件來控制波形數(shù)據(jù)的輸出。由于EPM7128SLC8415 的硬件資源不是十分豐富，為了以后功能擴(kuò)展方便，所以我們選用了兩片該器件分別控制著模擬信號的采樣以及采樣數(shù)據(jù)的輸出，用單片機(jī)控制并協(xié)調(diào)它們之間的工作。 圖 32 基于 PC 機(jī)的數(shù)字存儲示波器的系統(tǒng)框圖 器件的選擇 本文要設(shè)計的是一個低成本的 價廉物美的數(shù)字示波器，所以我在選擇器件時首先考慮的是在合理的價位上盡量選擇性價比最高的器件。還有是考慮到目前電路設(shè)計的主流為 ，為了使 DSO系統(tǒng)具有更好的兼容性，在器件選擇AT89C52 信號調(diào)整電路 信號選擇 雙口ＲＡＭ Ｄ／Ａ輸出電路 高速Ａ／Ｄ電路 普通示波器 EPM240 EPM240 鋸齒波 Ｄ／Ａ 觸發(fā)電路 鍵盤 顯示器 Ａ／Ｄ 程控放大電路 ８２５５ X Y Z 信號一 信號二 11 上，盡量選用 。 核心控制 —— AT89C52 數(shù)字存儲示波器是由單片機(jī) AT89C52 來進(jìn)行控制。 AT89C52 是一個低電壓，高性能 CMOS 8 位 單片機(jī) ，片內(nèi)含 8k bytes 的可反復(fù)擦寫的 FLASH 只讀程序存儲器和 256 bytes 的隨機(jī)存取數(shù)據(jù)存儲器（ RAM），器件采用 ATMEL 公司 的高密度、非易失性存儲技術(shù)生產(chǎn)，兼容標(biāo)準(zhǔn) MCS51 指令系統(tǒng)，片內(nèi)置通用 8 位中央處理器和 Flash 存儲單元， AT89C52 單片機(jī)在電子行業(yè)中有著廣泛的應(yīng)用。 AT89C52 為 8 位通用微處理器 ，采用工業(yè)標(biāo) 準(zhǔn)的 C51 內(nèi)核，在內(nèi)部功能及管腳排布上與通用的 8xc52 相同，其主要用于會聚調(diào)整時的功能控制。功能包括對會聚主 IC 內(nèi)部寄存器、數(shù)據(jù) RAM 及外部接口等功能部件的初始化，會聚調(diào)整 控制，會聚測試圖控制，紅外遙控信號 IR 的接收解碼及與主板 CPU 通信等。主要管腳有： XTAL1（ 19 腳）和 XTAL2（ 18腳）為振蕩器輸入輸出端口，外接 12MHz 晶振。 RST（ 9 腳）為復(fù)位輸入端口，外接電阻電容組成的復(fù)位電路。 VCC（ 40腳）和 VSS（ 20腳）為供電端口，分別接 +5V電源的正負(fù)端。 P0P3 為可編程通用 I/O 腳，其功能用途由軟件定義，在本設(shè)計中， P0 端口（ 3239 腳）被定義為 N1 功能控制端口，分別與 N1 的相應(yīng)功能管腳相連接， 13 腳定義為 IR 輸入端， 10 腳和 11 腳定義為 I2C 總 線控制端口，分別連接 N1 的 SDAS（ 18 腳）和SCLS（ 19 腳）端口， 12 腳、 27 腳及 28 腳定義為握手信號功能端口，連接主板CPU 的相應(yīng)功能端，用于當(dāng)前制式的檢測及會聚調(diào)整狀態(tài)進(jìn)入的控制功能。 邏輯控制 —— ALTERA EPM240 控制邏輯是 DSO的硬件系統(tǒng)的控制單元，設(shè)計者們通常采用一塊或多塊 FPGA或是 CPLD來實現(xiàn)。 FPGA是現(xiàn)場可編程邏輯陣列 (Field Programmable Gate Array)的英文縮寫，是可編程邏輯器件的一種。 CPLD是復(fù)雜可編程邏輯器件 (Complex Programmable Logic Device)的英文縮寫，也是一種可編程邏輯器件。 FPGA/CPLD通常由許多邏輯單元組成，每個邏輯單元都由一個觸發(fā)器 (flipflop)和一些簡單的組合邏輯構(gòu)成。邏輯塊是由多個邏輯單元就構(gòu)成的，同一個塊內(nèi)部的邏輯單元之間都有可編程的連接關(guān)系。通過對邏輯單元和他們之間的連接關(guān)系進(jìn)行配 12 置，構(gòu)建復(fù)雜的邏輯系統(tǒng)。這個配置的過程，是通過用硬件編程語言 (如 Verilog HDL， NHDL， AHDL等 )的編程設(shè)計來實現(xiàn)的。編程設(shè)計的軟件平臺有很多，比如ALTERA公司的 Quartus II軟件， XILINX公司的 ISE Foundation等。 了解了一些 FPGA/CPLD的相關(guān)知識之后，結(jié)合本次課題設(shè)計的需要，決定選擇 ALTERA公司的 EPM240T100C5器件，它是 MAXU系列的成員之一。 它是 ALTERA推出的 MAX II器件系列，是迄今成本最低的 CPLD。 MAX II器件采用了全新的 CPLD體系結(jié)構(gòu)，在所有 CPLD系列中單位 I/O成本最低，功耗最低。它有 240個邏輯單元，是TQFP封裝，有 100個引腳，其中 80個是用戶可配置的 I/O引腳。器件型號中的 C5表示速度等級，同 類型的產(chǎn)品有 3個速度等級，分別是 C3， C4， C5，其中 C3的速度最快。 (由于購買時供應(yīng)商只能提供帶 C5后綴的器件，所以我們沒有選擇速度最快的 EPlVl240T100C3。 )整個芯片的核心電壓是 ，外部供電電壓是 。 EPM240是基于 EEPROM技術(shù)的一款 CPLD，只需使用 ByteblasterII下載電纜和Quartus II軟件配置即可實現(xiàn) 對 其在線編程 。對比基于 SRAM技術(shù)的 FPGA/CPLD而言， EPM240的在線配置大大簡化了設(shè)計過程，因為基于 SRAM技術(shù)的器件在系統(tǒng)加電時都需 要進(jìn)行配置下載，這樣，它們的在線編程通常是通 過單片機(jī)配置的方法來實現(xiàn)，而采用單片機(jī)配置就需要增加許多額外的外圍電路，并且在配置 FPGA或 CPLD之前，還需要進(jìn)行單片機(jī)調(diào)試工作，這無疑給系統(tǒng)設(shè)計增加了不必要的麻煩。所以我們選用了基于 EEPROM技術(shù)的 EPM240。 A/D 轉(zhuǎn)換器 —— AD9238 A/D轉(zhuǎn)換器 （ 也就是 ADC） 是具有對模擬信號波形進(jìn)行采樣并產(chǎn)生數(shù)字化輸出的功能器件。作為示波器的核心模塊之一， A/D轉(zhuǎn)換器的性能直接決定著示波器的帶寬，而帶寬作為示波器的三大基本指標(biāo)之一，決定了示波器對信號 的基本測量能力。 基本工作原理： ADC首先對輸入波形進(jìn)行采樣，再將采樣點處的信號電平轉(zhuǎn)換為二進(jìn)制數(shù)字表示。 轉(zhuǎn)換后的二進(jìn)制數(shù)字的位數(shù)就是 ADC的分辨率。分辨率越高，能表示的電平級數(shù)就越多，它們之間的關(guān)系可以用式 31表示： 電平級數(shù) N=2^分辨率 （式 31） 13 轉(zhuǎn)換的方法之一就是逐位逼近。逐位逼近的數(shù)字化過程是用一系列的基準(zhǔn)電壓與被轉(zhuǎn)換電壓 iu 相比較，由高位至低位逐位確定各位數(shù)碼是 1還是 0。 以上對 ADC的基本原理進(jìn)行了粗略的介紹，對它有了一定的了解之后，可以開始 為此次的 DSO設(shè)計選擇合適的 A/D轉(zhuǎn)換器。 本文中 DSO系統(tǒng)采用 8位的二進(jìn)制數(shù)據(jù)進(jìn)行存儲轉(zhuǎn)換，那么選擇 DSO的條件之一是：分辨率為 8位 ， 最高采樣率約為40MHz。考慮到 ADC作為硬件系統(tǒng)的一個模塊時，其性能不可能達(dá)到其最大規(guī)格，那么選擇 ADC的條件之二是：采樣率約為 60MHz。綜合以上的條件，選擇了 ANALOG公司的 AD9283。 AD9283的模擬信號輸入可以是差分輸入或者單端輸入。信號經(jīng)緩沖送入片上的“ sampleandhold”電路。 ADC的核心體系結(jié)構(gòu)采用了一種帶轉(zhuǎn)換電容技術(shù) 的逐位轉(zhuǎn)換器。輸出模塊 把數(shù)據(jù)組成一排，經(jīng)糾錯之后送給 8個輸出緩沖器。 AD9283內(nèi)部帶有參考電壓 ()，由外部的 ENCODE輸入提供時鐘信號。其數(shù)據(jù)輸出可以兼容 TTL和 CMOS電平。輸出緩沖由單獨的電源供電，以便控制數(shù)據(jù)輸出電平為 。 AD9283的 PWRDWN輸入為高時，輸出都將呈現(xiàn)高阻態(tài)； PWRDWN為低時，輸出緩沖才能將信號送出。 存儲器 —— AL422B 本文設(shè)計的數(shù)字存儲示波器 對存儲器的要求： 8位的數(shù)據(jù)總線寬 ， 384Kx8bits的存儲容量 ， 每秒 40M字節(jié)的數(shù)據(jù)傳送率 ， 讀、寫端口分開 (雙端口 )。 雖然選用讀、寫端口分開的存儲器并不是一定需要的，但是選擇雙端口的存儲器將大大簡化系統(tǒng)的設(shè)計。經(jīng)過對一些存儲器的比較和分析，我們選擇了 AVERLOGIC公司的AL422B作為此 DSO的存儲器模塊。因為在現(xiàn)有的 FIFO存儲器中，它具有很高的存儲位 /價格之比。這是一種專用于視頻緩沖的幀緩沖器，由于具有這樣的應(yīng)用背景，它有相對較大的存儲容量 (每片 AL422B的存儲容量為 384K*8bits)，快速的數(shù)據(jù)傳輸率，和分開的讀寫端口。另外，這樣的幀緩沖器通常集成了基本的存儲器控制邏輯，可以方便和簡化整個電路設(shè) 計。 AL422B是基于 DRAM技術(shù)的存儲器。 DRAM往往需要特殊的控制，并且數(shù)據(jù)傳輸率相對較低。但是 AL422B采用高集成度設(shè)計，避免了這些缺點。對很多幀緩沖器來說，外部數(shù)據(jù)總線雖然是 8位，但其內(nèi)部 的 確使用了很寬的數(shù)據(jù)總線，這樣就 14 可以通過數(shù)據(jù)并行提高數(shù)據(jù)傳送速率。高速邏輯可以將內(nèi)部總線分成 8個位段，再送給輸出數(shù)據(jù)總線。另外， AL422B中還集成了 DRAM控制器和地址產(chǎn)生邏輯。數(shù)據(jù)被寫入時，其寫入地址是由寫指針來確定的。寫指針的值會隨著數(shù)據(jù)的寫入而遞增，或者在開始寫入時被清零。但是，寫指針不能被任意賦值，所 以，所有的寫操作都必須是順序?qū)懭搿?AL422B內(nèi)部就像一個循環(huán)緩沖區(qū)，因為當(dāng)寫指針到達(dá)存儲器的尾地址時，它將自動回到地址零所在，并覆蓋已存在的數(shù)據(jù)。類似的，讀操作也是使用這樣的讀指針。所以，幀緩沖器也叫做先進(jìn)先出緩沖器 (First In First O