控制器設(shè)計word版(編輯修改稿)
2025-07-11 11:41 本頁面
【文章內(nèi)容簡介】 igned(7 downto 0) )。 end ponent。 引用指令寄存器 ponent instruction_register port ( clk ,load : in std_logic。 d : in std_logic_vector(7 downto 0)。 q : out std_logic_vector(7 downto 0) )。 end ponent。 在程序計數(shù)器和地址寄存器之間的內(nèi)部信號 signal pcdr : std_logic_vector(7 downto 0)。 signal USpcdr : unsigned(7 downto 0)。 在數(shù)據(jù)寄存器到指令寄存器之間的內(nèi)部 信號 signal drir : std_logic_vector(7 downto 0)。 signal deir : std_logic_vector(7 downto 0)。 暫存信號 signal t1 : std_logic_vector(7 downto 0)。 signal t2 : std_logic_vector(7 downto 0)。 signal t3 : std_logic_vector(7 downto 0)。 begin P1 : process(cot) begin if cot(1) = 39。039。 then t1=(others=(39。Z39。))。 else t1=pcdr。 end if。 if cot(0)=39。039。 then t2=(others=(39。Z39。))。 else t2=drir。 end if。 end process。 實(shí)例化程序計數(shù)器 , PC : eight_count port map (clk=clk,z=zpc,et=et,d=d,ld=ld,r=r,q=USpcdr)。 convert unsigned data to std_logic_vector。 pcdr=conv_std_logic_vector(USpcdr,8)。 t1 = cot(1) and pcdr。 實(shí)例化地址寄存器 AR : address_register port map (clk=clk,z=za,load=loada,d=t1,q=qa)。 實(shí)例化數(shù)據(jù)寄存器 DR : data_register port map (clk=clk,zq=zq,zd=zd,loadd=loadd,loadq=loadq,q=qd,d=drir)。 實(shí)例化指令寄存器 IR : instruction_register port map (clk=clk,load=loadi,d=t2,q=deir)。 實(shí)例化譯碼器 DE : decode port map (A=deir(7 downto 5),Y=ic)。 end behave。 address_register library ieee。 use 。 entity address_register is port ( load 同步并行置數(shù) z 三態(tài)輸出 z=1 is valide signal d 輸入 q 輸出 load ,z ,clk : in std_logic。 d : in std_logic_vector(7 downto 0)。 q : out std_logic_vector(7 downto 0) )。 end address_register。 architecture behave of address_register is signal iq : std_logic_vector(7 downto 0)。 begin process(clk,z,load) begin if rising_edge(clk) and load = 39。139。 then iq=d。 end if。 if z=39。139。 then q=(others=39。Z39。)。 else q=iq。 end if 。 end process。 end behave。 data register library ieee。 use 。 entity d
畢業(yè)設(shè)計相關(guān)推薦
鄂ICP備17016276號-1