數(shù)顯秒表的設(shè)計(jì)word版(編輯修改稿)
2025-07-08 22:15 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 s和 min的 6個(gè) BCD 數(shù)進(jìn)行掃描。它實(shí)際上由 6 進(jìn)制計(jì)數(shù)器、 3~6 譯碼器和 24 選 4 多路開關(guān) 3 個(gè)部分組成。 e、 BCD/七段譯碼器模塊 主要用于整體設(shè)計(jì)秒表的最后顯示，由 7位組成。 3 程序設(shè)計(jì) VHDL 簡(jiǎn)介： VHDL 主要用于描述 數(shù)字系統(tǒng) 的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的 計(jì)算機(jī)高級(jí)語(yǔ)言 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)， 或稱設(shè) 計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì) 的基本點(diǎn)。本次設(shè)計(jì)主要就是采用 VHDL 語(yǔ)言進(jìn)行編 程。 a、計(jì)時(shí)控制器模塊程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY jishi_kongzhi IS PORT(CLK,K:IN STD_LOGIC。 EN:OUT STD_LOGIC)。 END jishi_kongzhi。 ARCHITECTURE ONE OF jishi_kongzhi IS TYPE MY_STATE IS (S0,S1,S2,S3)。 SIGNAL STATE:MY_STATE。 BEGIN PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN CASE STATE IS WHEN S0=IF K=39。139。 THEN STATE=S0。 ELSE STATE=S1。 END IF。 WHEN S1=IF K=39。039。 THEN STATE=S1。 ELSE STATE=S2。 END IF。 WHEN S2=IF K=39。139。 THEN STATE=S2。 ELSE STATE=S3。 END IF。 WHEN S3=IF K=39。039。 THEN STATE=S3。 ELSE STATE=S0。 END IF。 WHEN OTHERS=NULL。 END CASE。 END IF。 END PROCESS。 PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN CASE STATE IS WHEN S0=EN=39。039。 WHEN S1=EN=39。139。 WHEN S2=EN=39。139。 WHEN S3=EN=39。039。 WHEN OTHERS=EN=39。039。 END CASE。 END IF。 END PROCESS。 END ONE。 b、計(jì)時(shí)模塊程序 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT6 IS PORT(CLK,CLR,EN:IN STD_LOGIC。 Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)。 C6:OUT STD_LOGIC)。 END CNT6。 ARCHITECTURE ONE OF CNT6 IS BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。139。 THEN Q=0000。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN=39。139。 THEN IF Q0101 THEN Q=Q+1。 ELSE Q=0000。 END IF。 END IF。 END IF。 END PROCESS。 PROCE
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