eda課程設(shè)計--出租車計價器(編輯修改稿)
2025-07-08 22:12 本頁面
【文章內(nèi)容簡介】 作 偏差，會導(dǎo)致計費不準確。 同時，感謝課程設(shè)計過程中楊紅娟老師的耐心指導(dǎo)，感謝同學(xué)們的相互糾正。 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計說明書 11 五、參考文獻 [1] 黃仁欣 ． EDA技術(shù)實用教程 ． 北京 ： 清華大學(xué)出版社 ， 2021 [2] 潘松 ， 黃繼業(yè) ． EDA技術(shù)與 VHDL． 北京：清華大學(xué)出版社， 2021 [3] 江國強編著 ． EDA技術(shù)與應(yīng)用（第三版） ． .北京：電子工業(yè)出版社， 2021 [4] 夏宇聞編著 ． Verilog HDL 數(shù)字系統(tǒng)設(shè)計教程 ． .北京：北京航空航天大學(xué)出版社， 2021 [5] 周祖成，程曉軍，馬卓釗編著 ． 數(shù)字電路與系統(tǒng)教學(xué)實驗教程 ． 北京：科學(xué)出版社， 2021 [6] 周潤景，蘇良碧． 基于 Quartus II 的數(shù)字系統(tǒng) Verilog HDL 設(shè)計實例詳解． 北京：電子工業(yè)出版社， 2021 [7] (美國 )Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松 ． Verilog HDL 數(shù)字設(shè)計與綜合 （ 第 2版 ）．北京： 電子工業(yè)出版社 ， 2021 [8] 云創(chuàng)工作室 ． Verilog HDL 程序設(shè)計與實踐 ．北京： 人民郵電出版社 ， 2021 [9] 劉福奇 ， 劉波 ． Verilog HDL 應(yīng)用程序設(shè)計實例精講 ．北京： 電子工業(yè)出版社 ， 2021 [10] 張延偉 ， 楊金巖 ， 葛愛學(xué) ． verilog hdl程序設(shè)計實例詳 解 ．北京： 人民郵電出版社 ， 2021 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計說明書 12 附錄（程序源代碼） library ieee。 use 。 use 。 use 。 entity taxi is port(clk:in std_logic。 start:in std_logic。 wait_signal:in std_logic。 mile:in std_logic。 one_way:in std_logic。 rst:in std_logic。 cost0,cost1,cost2,cost3:out std_logic_vector(3 downto 0)。 min0,min1:out std_logic_vector(3 downto 0)。 km0,km1:out std_logic_vector(3 downto 0))。 end。 architecture bhv of taxi is signal mile_r1,mile_r2,mile_clk,start_r,clk1hz:std_logic。 signal count:integer range 0 to 29。 signal sec:integer range 0 to 59。 signal c0,c1,c2,c3:std_logic_vector(3 downto 0)。 signal k0,k1,m0,m1:std_logic_vector(3 downto 0)。 signal en0,en1:std_logic。 signal wait_clk,cost_clk:std_logic。 begin U1:process( rst,clk) begin if rst=39。039。 then if clk39。event and clk=39。139。 then if count=5 then 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計說明書 13 count=0。clk1hz=39。139。 else count=count+1。clk1hz=39。039。 end if。 end if。 end if。 end process。 U2:process(rst,clk1hz,start,wait_signal) begin if rst=39。139。 then m0=0000。m1=0000。 elsif start=39。039。then wait_clk=39。039。 elsif clk1hz39。event and clk1hz=39。139。 then if wait_signal=39。139。then if sec=5 then sec=0。wait_clk=39。139。 if m0=1001then m0=0000。 if m1=0101then m1=0000。 else m1=m1+39。139。 end if。 else m0=m0+39。139。 end if。 else wait_clk=39。039。 se
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