【文章內(nèi)容簡介】 3. . 0]in pu t 2[ 3. . 0]in pu t 3[ 3. . 0]in pu t 4[ 3. . 0]pa s s 1[ 3. . 0]pa s s 2[ 3. . 0]pa s s 3[ 3. . 0]pa s s 4[ 3. . 0]re s ul tdy n4 73 8_ m at c hin s t （ 3）密碼比較模塊時序仿真波形 從以上波形可以看出，當(dāng) checka 按鍵有效時， i 與 p 端密碼相同時 result 為高，相異時為低，邏輯符合設(shè)計要求。 附 錄 七 ： 密 碼 比 較 顯 示 模 塊 模塊程序 library ieee。 use 。 use 。 use 。 entity yourname_ring is port(clk1kHz: in std_logic。 check: in std_logic。 result: in std_logic。 sel: in std_logic。 led: out std_logic)。 end 。 architecture behav of yourname_ring is signal l: std_logic。 begin process(clk1kHz,result) begin if sel=39。039。 then l=39。039。 elsif result=39。039。 and check=39。039。 then l=39。139。 。 else null。 end if。 end process。 led=l。 end behav。 模塊程序 library ieee。 use 。 use 。 use 。 entity yourname_kaisuo is port(clk: in std_logic。 sel: in std_logic。 check: in std_logic。 opeh: in std_logic。 lock: out std_logic)。 end 。 architecture behav of yourname_kaisuo is signal q: std_logic。 begin process(clk) begin if sel=39。039。 then q=39。039。 elsif opeh=39。139。 and check=39。039。 then q=39。139。 else null。 end if。 end process。 lock=q。 end behav。 （ 2） kaisuo 時序仿真波形圖 從以上仿真可以看出， checka 按鍵有效時，當(dāng) opeh 即比較結(jié)果為低時， q 輸出未知，當(dāng)比較結(jié)果為高時， q 輸出結(jié)果為高，符合設(shè)計邏輯。 （ 3） ring 時序仿真圖形 從以上仿真波形可以看出，在 checka 按鍵有效時，當(dāng)比較結(jié)果 result 為低時，輸出為高，當(dāng)比較結(jié)果為高時，輸出為低，符合設(shè)計邏輯。 附錄八：七段顯示模塊 模塊程序 library ieee。 use 。 use 。 use 。 entity yourname_xianshi0 is port(sel: in std_logic。 clk: in std_logic。 din1:in std_logic_vector(3 downto 0)。 din2:in std_logic_vector(3 downto 0)。 din3:in std_logic_vector(3 downto 0)。 din4:in std_logic_vector(3 downto 0)。 dout1:out std_logic_vector(3 downto 0)。 dout2:out std_logic_vector(3 downto 0)。 dout3:out std_logic_vector(3 downto 0)。 dout4:out std_logic_vector(3 downto 0))。 end 。 architecture behav of yourname_xianshi0 is begin process (clk) begin if clk39。event and clk=39。139。 then if sel=39。039。 then dout1=0000 。 dout2=0000 。 dout3=0000 。 dout4=0000 。 else dout1=din1。 dout2=din2。 dout3=din3。 dout4=din4。 end if。 end if 。 end process。 end behav。 模塊程序 library ieee。 use 。 use 。 entity yourname_xianshi is port( din0:in std_logic_vector(3 downto 0)。 din1:in std_logic_vector(3 downto 0)。 din2:in std_logic_vector(3 downto 0)。 din3:in std_logic_vector(3 downto 0)。 clk:in std_logic。 led_sa: out std_logic。 led_sb: out std_logic。 led_sc: out std_logic。 led_a: out std_logic。 led_b: out std_logic。 led_c: out std_logic。 led_d: out std_logic。 led_e: out std_logic。 led_f: out std_logic。 led_g: out std_logic。 led_dp: out std_logic)。 end 。 architecture behav of yourname_xianshi is signal seg:std_logic_vector(6 downto 0)。 signal num:std_logic_vector(3 downto 0)。 signal s:std_logic_vector(2 downto 0)。 signal sel:std_logic_vector(2 downto 0)。 begin led_sa=sel(0)。 led_sb=sel(1)。 led_sc=sel(2)。 led_a=seg(0)。 led_b=seg(1)。 led_c=seg(2)。 led_d=seg(3)。 led_e=seg(4)。 led_f=seg(5)。 led_g=seg(6)。 process(clk) begin if clk39。event and clk=39。139。 then if s=101 then s=000。 else s=s+39。139。 end if。 end if。 end process。 process(s,din0,din1,din2,din3) begin if s=000 then sel=000。 num =din0。 led_dp=39。039。 elsif s=001 then sel=001。 num =din1。 led_dp=39。039。 elsif s=010 then sel=010。 num =din2。 led_dp=39。039。 elsif s=011 then sel=011。 num =din3。 led_dp=39。039。 else sel=XXX。 num =XXXX。 led_dp=39。039。 end if。 end process。 seg=0111111 when num=0 else 0000110 when num=1 else 1011011 when num=2 else 1001111 when num=3 else 1100110 when num=4 else 1101101 when num=5 else 1111101 when num=6 else 0000111 when num=7 else 1111111 when num=8 else 1101111 when num=9 else 1110111 when num=10 else 1111100 when num=11 else 0111001 when num=12 else 1011110 when num=13 else 1111001 when num=14 else 1110001 when num=15 else 0000000。 end behav。 （ 2）七段顯示時序仿真 附錄九：管腳分配圖 14 14 大學(xué)本科生畢業(yè)設(shè)計 （論文） 撰寫規(guī)范 本科生畢業(yè)設(shè)計（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究價值和實用價值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計、科學(xué)實驗和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對所進行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語語法規(guī)范。指導(dǎo)教師應(yīng)加強指導(dǎo)，嚴(yán)格把關(guān)。 論文結(jié)構(gòu)及要求 論文包括題目、中文 摘要、外文摘要、目錄、正文、參考文獻、致謝和附錄等幾部分。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究內(nèi)容。不應(yīng)超過 25 字，原則上不得使用標(biāo)點符號，不設(shè)副標(biāo)題。 摘要與關(guān)鍵詞 摘要 本科生畢業(yè)設(shè)計（論文）的摘要均要求用中、英兩種文字給出，中文在前。 摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨立性和完整性，摘要一般應(yīng)在 300 字左右。摘要中不宜使用公式、圖表，不標(biāo)注引用文獻編號，避免將摘要寫成目錄式的內(nèi)容介紹。 關(guān)鍵詞 關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語標(biāo)準(zhǔn)），一般列 3～ 5 個，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。 目錄 目錄應(yīng)獨立成頁，包括論文中全部章、節(jié)的標(biāo)題及頁碼。 15 論文正文 論文正文包括緒論、論文主體及結(jié)論等部分。 緒論 緒論一般作為論文的首篇。緒論應(yīng)說明選題的背景、目的和意義，國內(nèi)外文獻綜述以及論文所要研究的主要內(nèi)容。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對 所研究問題的認識以及提出問題。緒論只是文章的開頭，不必寫章號。 畢業(yè)設(shè)計（論文）緒論部分字?jǐn)?shù)不多于全部論文字?jǐn)?shù)的 1/4。 論文主體 論文主體是論文的主要部分