【文章內(nèi)容簡(jiǎn)介】 統(tǒng)的設(shè)計(jì)，它的載體是可編程邏輯器件，運(yùn)用 EDA 技術(shù)進(jìn)行電子智能化系統(tǒng)設(shè)計(jì)的自動(dòng)化工具是軟件開(kāi)發(fā)工具。 在各類 EDA 電子系統(tǒng)設(shè)計(jì)的描述方法中，硬件描述語(yǔ)言是其中最能反映 EDA 優(yōu)勢(shì)及特點(diǎn)的描述方法，算法的實(shí)現(xiàn)、各種約束條件和電路結(jié)構(gòu)的選擇等等 ,通常需要 HDL可以描述系統(tǒng)的結(jié)構(gòu)和系統(tǒng)功能的行為。 一般使用 HDL類似于高級(jí)語(yǔ)言 ,編寫 HDL 的程序還需要使用編譯器檢查語(yǔ)法、語(yǔ)義 ,然后轉(zhuǎn)換成一個(gè)一個(gè)具有某種 數(shù)據(jù)格式的中間量，因?yàn)橛布枋稣Z(yǔ)言程序的結(jié)果是產(chǎn)生實(shí)際的硬件，所以它的編寫和執(zhí)行與其他高級(jí)語(yǔ)言不同， HDL語(yǔ)句有并行處理的，這是實(shí)際情況和相應(yīng)的硬件。 另外，如門、連線、觸發(fā)器等的數(shù)目都是在用 HDL 語(yǔ)言編寫程序時(shí)候，需要注意的硬件資源的消耗問(wèn)題，因?yàn)榫帉懗绦虻淖罱K目是要通過(guò)這些語(yǔ)句來(lái)描述電路，不管是用 if 語(yǔ)句還是 case 語(yǔ)句，還是用 always 還是 assign。比如如果要實(shí)現(xiàn)程序所描述的某種邏輯功能，硬件資源的消耗將會(huì)變的非常龐大，就會(huì)出現(xiàn)有時(shí)候在編譯時(shí)，盡管 HDL 程序在語(yǔ)法、語(yǔ)義上完全正確，但是并不生成相 應(yīng)的實(shí)際的硬件，原因就在于此 [8]。目前主要有 VerilogHDL 語(yǔ)言和 VHDL 語(yǔ)言兩種 HDL 語(yǔ)言。本文是基于 VHDL語(yǔ)言設(shè)計(jì)的，所以對(duì) VHDL 語(yǔ)言進(jìn)行簡(jiǎn)介。摘要描述語(yǔ)言具有較強(qiáng)的語(yǔ)言能力，覆蓋范圍廣，它可以實(shí)現(xiàn)相同的邏輯功能是多層次的描述，如描述的電路結(jié)構(gòu)和寄存器級(jí)，同時(shí)也可以對(duì)電路級(jí)的功能和性能進(jìn)行描述。而且 VHDL 語(yǔ)言支持硬件設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試 [9]。 不管是哪個(gè)級(jí)別的描述，具體的硬件結(jié)構(gòu)都是能夠運(yùn)用綜合工具由描述轉(zhuǎn)變而成的。 VHDL 語(yǔ)言包括實(shí)體和結(jié)構(gòu)的基本結(jié)構(gòu)，以及完整的封裝的基本結(jié)構(gòu)也包含配 置，數(shù)據(jù)庫(kù)等等。使用硬件描述語(yǔ)言 (VHDL)對(duì)于復(fù)雜的電路設(shè)計(jì) ,通常使用自頂向下的結(jié)構(gòu)化的設(shè)計(jì)方法，這是因?yàn)?VHDL 語(yǔ)言的描述功能比較豐富。 VHDL 還具有以下優(yōu)點(diǎn)： 語(yǔ)言可以成為高水平設(shè)計(jì)的核心原因在于其廣泛的描述能力，將是電子系統(tǒng)的功能實(shí)現(xiàn)的設(shè)計(jì)和調(diào)試的主要組成部分，降低能源成本的物理實(shí)現(xiàn)。 語(yǔ)言不依賴于特定時(shí)期，轉(zhuǎn)換過(guò)程方便。 VHDL 作為一個(gè)標(biāo)準(zhǔn)語(yǔ)言使用，被很多的 EDA 行業(yè)的公司所支持，它具有很好的移植性。 用 Verilog HDL 語(yǔ)言， VHDL語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于高效，先進(jìn)的模擬電路綜合，綜 合效果更好。不同的是， Verilog HDL 語(yǔ)言是一個(gè)相對(duì)較低的描述性語(yǔ)言，在門級(jí)電路描述和容易控制電路中已經(jīng)廣泛的應(yīng)用?？傊?，相比之下 VHDL 語(yǔ)言比較有優(yōu)勢(shì)。 10 軟件開(kāi) 發(fā)工具 本文設(shè)計(jì)所采用的是 Quartus II 軟件，和 Max plusII 軟件一樣，都是 Altera公司推出的軟件的 EDA軟件工具，并廣泛使用，是主流的 EDA軟件 [9]，除此之外還有Xilinx 公司的相關(guān)軟件。其基本功能的 FPGA 軟件介紹是一樣的，主要的區(qū)別是，它們用的目標(biāo)芯片是不一樣的，由于設(shè)備的性能的優(yōu)點(diǎn)和缺點(diǎn)。本論文 設(shè)計(jì)是基于Altera 公司的新推出的 QuartusⅡ這款 EDA軟件平臺(tái)工具，所以主要介紹該軟件的情況。 Quartus 支持 VHDL 語(yǔ)言，設(shè)計(jì)工具的 VerilogHDL 語(yǔ)言，并嵌入在 VHDL 和VerilogHDL 第三方工具，邏輯合成器，所以選擇使用這些工具來(lái)完成 VHDL 或 Verilog程序，如 FPGA 編譯，因?yàn)樗幸粋€(gè)更好的綜合效果， QuartusⅡ也能夠直接調(diào)用上述的第三方工具 [9]。除此之外， QuartusⅡ自身也有能夠進(jìn)行仿真的功能，并且也支持如 Modelsim 等工具的仿真， QuartusⅡ還可以和 SOPC Builder 相結(jié)合，實(shí)現(xiàn)其系統(tǒng)的開(kāi)發(fā) [5]。 調(diào)制模塊 在基帶信號(hào)的設(shè)計(jì)先通過(guò)串并轉(zhuǎn)換，然后由兩位并行數(shù)據(jù)信號(hào)到一個(gè)對(duì)應(yīng)的載波四開(kāi)關(guān)選通輸出相位，我們可以得到一個(gè) QPSK 調(diào)制信號(hào)。載波相位、載波波形以及載波符號(hào)關(guān)系如下表所示： 表 41 調(diào)制信號(hào)說(shuō)明 yy信號(hào) 載 波相位 載 波波形 載 波符 號(hào) “00” 0176。 f3 “01” 90176。 f2 “10” 180176。 f1 “11” 270176。 f0 從表 41 中分析可知， QPSK信號(hào)的載波相 位與兩位并行碼元之間的關(guān)系是恰好符合格雷碼的相位邏輯關(guān)系，兩位符號(hào)對(duì)應(yīng)的相鄰四二進(jìn)制符號(hào)只有一個(gè)二進(jìn)制符號(hào)是不同的，即每次變化一位。 解調(diào)模 塊 在設(shè)計(jì)中，使基帶信號(hào)先通過(guò)串 /并轉(zhuǎn)換，然后由兩位并行信號(hào)數(shù)據(jù)對(duì)四選一開(kāi)關(guān)進(jìn)行選通 [10]，輸出相應(yīng)的相位的載波，就可以得到 QPSK 信號(hào)。載波與加法器對(duì)應(yīng)關(guān)系如下表所示： 11 表 42 解調(diào)信號(hào)說(shuō)明 載 波波形 載 波相位 xx加法器 yyy中 間間 信 0176。 0+0+2+3=5 “00” 90176。 0+1+2+0=3 “01” 180176。 1+1+0+0=2 “10” 270176。 1+0+0+3=4 “11” 在調(diào)制與解調(diào)中使用用格雷碼的映射關(guān)系具有突出優(yōu)勢(shì)：即在信道傳輸中如果QPSK 信號(hào)受到了加性高斯白噪聲的干擾，并且在噪聲的影響不是特別大的情況下，所接收的載波的相位有可能是錯(cuò)誤的，通過(guò)解調(diào)就會(huì)發(fā)現(xiàn)是否被錯(cuò)誤判決成了相鄰的四進(jìn)制符號(hào)，以便進(jìn)行糾錯(cuò)減小誤符率。 對(duì)于四進(jìn)制符號(hào)的譯碼，如果是采用格雷碼的映射關(guān)系時(shí)，那么一個(gè)四進(jìn)制符號(hào)對(duì)應(yīng)兩個(gè)比特的二進(jìn)制位的信息，這樣的話，在 2bit 的符號(hào)中只有 1bit 的符號(hào)錯(cuò)誤，它可以降低誤碼率，因此， QPSK 希望采用格雷碼相邏輯符號(hào)映射關(guān)系。 12 5 程序?qū)崿F(xiàn) 與仿真 工程 的建立 理論分析完畢，需要對(duì)程序進(jìn)行編寫與調(diào)試，用到了 QuartusⅡ 軟件，在完成下載安裝后，打開(kāi) QuartusⅡ ， QuartusⅡ 51所示： 圖 51 軟件主界面 選擇 ProjectNew Project 新建工程，因?yàn)樵O(shè)計(jì)分為調(diào)制和解調(diào)兩大獨(dú)立模塊，所以新建調(diào)制工程和解調(diào)工程，并分別命名為 TZ_QPSK 和 JZ_QPSK，如圖 52 所示： 52 建立新的工程 選擇保存文件夾，設(shè)置好路徑，新的任務(wù)建立后得到下圖 53： 13 53 新建好的 Project 下一步選擇 FileNew 依次建立 VHDL 文件、 Vector Waveform 文件、 Block Diagram /Schematic 文件，并進(jìn)行保存添加只工程中，后綴分別為 .vhd、 .vwf、 .bdf 格式。 將寫好的程序?qū)懭?VHDL file 中保存，然后在 Assignments 中依次對(duì)所選芯片的Pins、 Timing Analysis Setting...中進(jìn)行芯片管腳分配和時(shí)鐘 clock 信號(hào)的時(shí)域約束。如圖 54 所示： 圖 54 調(diào)制工程芯片管腳配置 在進(jìn)行完上述步驟的約束后，再進(jìn)行程序 的編譯。 調(diào)制程序 仿真 在時(shí)鐘 clock 信號(hào)為上升沿，時(shí) start 以高電平使能，計(jì)數(shù)器開(kāi)始計(jì)數(shù)，基帶信號(hào)通過(guò)串 /并轉(zhuǎn)換后得到兩路并行信號(hào)，同時(shí)將 clock 信號(hào)四分頻，四選一開(kāi)關(guān)根據(jù)該數(shù)據(jù)選擇相應(yīng)相位的載波進(jìn)行輸出 [10]，從而可以得到 QPSK 信號(hào)。 首先對(duì) QPSK 調(diào)制程序進(jìn)行編譯，編譯結(jié)果如圖 55所示： 14 圖 55 調(diào)制程序編譯 然后根據(jù) QPSK 調(diào)制程序進(jìn)行時(shí)序仿真，在工程中打開(kāi) 文件，在 Name窗口中添加相關(guān)的輸入輸出信號(hào)以及中間寄存器。選取仿真時(shí)間段為 us， 設(shè)置clk 的周期為 10 ns， clk 信號(hào)上升沿的時(shí)候 start 信號(hào)使能，并任意設(shè)置 x 輸入信號(hào)的二進(jìn)制序列，此處仿真輸入二進(jìn)制序列為 1011 0001 1011 1000 0000 10，設(shè)置完之后進(jìn)行保存，最后點(diǎn)擊 Start Compiling 進(jìn)行仿真，仿真結(jié)果如圖 56所示： 圖 56 調(diào)制程序時(shí)序波形仿真 由編寫的 QPSK 信號(hào)調(diào)制部分程序，元件例化以及生成的網(wǎng)表電路視圖分別如圖5圖 58 所示： 15 圖 57 調(diào)制模塊元件例化 圖 58 調(diào)制模塊網(wǎng)表電路原理圖 解調(diào) 程序 仿真 在已調(diào)信號(hào)為低電平的時(shí)，根據(jù)計(jì)數(shù)器的值譯碼器 1送入加法器相應(yīng)的數(shù)據(jù)。然后，加法器把運(yùn)算得到的結(jié)果再送入到寄存器。譯碼器 2再由寄存器的數(shù)據(jù)進(jìn)行譯碼，然后兩并行信號(hào)輸出，然后兩并行信號(hào)和串行轉(zhuǎn)換可以解調(diào)后恢復(fù)原始基帶信號(hào)。 16 圖 59 解調(diào)程序編譯 仿真過(guò)程同調(diào)制程序的仿真，不同的是，此時(shí)的輸入信號(hào)應(yīng)為 y，輸出為 x，與調(diào)制過(guò)程相反，設(shè)置輸入信號(hào) y 的以四種波形表示 QPSK的四種相位，信號(hào)的相位分別是 ???????????? 180 0 0 0 180 270 180 90 0 270 180 0 、、、 ，其解調(diào)的結(jié)果如下 圖所示： 圖 510 解調(diào)程序時(shí)序波形仿真 圖中， YY 和 YYY 之間的對(duì)應(yīng)關(guān)系為中間信號(hào)： 2 對(duì)應(yīng)“ 10”，“ 01， 4” 3“ 11”，對(duì)應(yīng)“ 5對(duì)應(yīng) 00”。 同理，有編寫的 QPSK 信號(hào)調(diào)制部分程序，元件例化以及生成的網(wǎng)表電路視圖分別如圖 5 511 所示： 17 圖 510 解調(diào)模塊元件例化 511 解調(diào)模塊網(wǎng)表電路原理圖 18 結(jié)論 三個(gè)多月的畢業(yè)設(shè)計(jì)馬上就要結(jié)束了，在老師的細(xì)心指導(dǎo)和幫助下，我最終實(shí)現(xiàn)了基于 VHDL 語(yǔ)言的 QPSK 調(diào)制與解調(diào)的基本功能。 該設(shè)計(jì)是以 Quartus II 為開(kāi)發(fā)工具 ，運(yùn)用 VHDL 語(yǔ)言作為編程語(yǔ)言來(lái)進(jìn)行設(shè)計(jì)實(shí)現(xiàn)的。在設(shè)計(jì)的過(guò)程中，遇到過(guò)很多的問(wèn)題，其中包括對(duì) VHDL語(yǔ)言代碼的掌握不夠熟練，以及和 QPSK 相關(guān)的通信原理方面的問(wèn)題理解的不夠透徹，基礎(chǔ)知識(shí)的不扎實(shí)以及運(yùn)用不自如等一些類問(wèn)題。但是在老師的幫助下，加上自己不斷查閱輔導(dǎo)書學(xué)習(xí)的過(guò)程中，我成功的解決了系統(tǒng)設(shè)計(jì)過(guò)程中遇到的很多問(wèn)題。當(dāng)設(shè)計(jì)仿真成功的時(shí)候，我體會(huì)到了成功的快樂(lè)。 經(jīng)歷了這次畢業(yè)論文的設(shè)計(jì)過(guò)程，我更加體會(huì)到了“書到用時(shí)方恨少”這句話的意義，也知道了再以后的學(xué)習(xí)中要注重與實(shí)踐相結(jié)合，知識(shí)不只是在課堂學(xué)到的，更多的是在自己的摸索和實(shí)踐中學(xué)得的。如果知識(shí)不能很好地運(yùn)用在生活中，那就變的就毫無(wú)意義了。這次設(shè)計(jì)的成功實(shí)現(xiàn)為我以后的工作打下了很好基礎(chǔ)，終會(huì)令我獲益匪淺。 然而，隨著科學(xué)和技術(shù)的進(jìn)步，測(cè)量?jī)x表的功能也會(huì)越來(lái)越完善，應(yīng)用的領(lǐng)域也會(huì)不斷拓展，將給我們的生活帶來(lái)更多的便利。 通過(guò)這次的設(shè)計(jì)任務(wù)，使我學(xué)到了很多東西，知道了不管做什么都可以學(xué)到很多的知識(shí)，不要為了完成任務(wù)才去被動(dòng)的學(xué)習(xí)。這次設(shè)計(jì)使自己的實(shí)際操作能力的得到了很好的鍛煉，硬件描述性語(yǔ)言有了更深刻的了解，同時(shí)也懂得完成一件事必須要堅(jiān)持不懈，這樣才會(huì)提高成功 的可能性。 19 參考文獻(xiàn) [1] 楊大柱 .基于 FPGA 的 QPSK調(diào)制解調(diào)電路設(shè)計(jì)與實(shí)現(xiàn) [J].微計(jì)算機(jī)信息 ， 2021 年 [2] 林娟 .短波數(shù)據(jù)傳輸關(guān)鍵技術(shù)研究 [D].西安電子科技大學(xué)碩士論文， 2021 年 1 月 1 日 [3] 佘明輝，余輪 .基于多進(jìn)制數(shù)字的相位解調(diào)技術(shù)的分析 [J].井岡山大學(xué)學(xué) 報(bào) (自然科學(xué)版 ),2021， 32（ 2） [4] 百度文庫(kù)，第七章 數(shù)字調(diào)制 與解調(diào) (1)[EB/OL]. a1R822W6wHU6zyaKCrjlLTp9Vsi5Qy_dlNVDjzLKPYrsJqxe7HwzFdm_rNkcYr72W4eDwq [5] 高雪平，官伯然，汪海勇 .QPSK 調(diào)制解調(diào)的系統(tǒng)仿真實(shí)驗(yàn) [J]，杭州電子科技 大學(xué)學(xué)報(bào)， 2021 [6] 網(wǎng)，碩士學(xué)位論文 QPSK 調(diào)制解調(diào)器的研究與設(shè)計(jì) [EB/OL]. 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