【文章內(nèi)容簡介】 統(tǒng)的設(shè)計，它的載體是可編程邏輯器件，運用 EDA 技術(shù)進行電子智能化系統(tǒng)設(shè)計的自動化工具是軟件開發(fā)工具。 在各類 EDA 電子系統(tǒng)設(shè)計的描述方法中，硬件描述語言是其中最能反映 EDA 優(yōu)勢及特點的描述方法，算法的實現(xiàn)、各種約束條件和電路結(jié)構(gòu)的選擇等等 ,通常需要 HDL可以描述系統(tǒng)的結(jié)構(gòu)和系統(tǒng)功能的行為。 一般使用 HDL類似于高級語言 ,編寫 HDL 的程序還需要使用編譯器檢查語法、語義 ,然后轉(zhuǎn)換成一個一個具有某種 數(shù)據(jù)格式的中間量，因為硬件描述語言程序的結(jié)果是產(chǎn)生實際的硬件，所以它的編寫和執(zhí)行與其他高級語言不同， HDL語句有并行處理的，這是實際情況和相應(yīng)的硬件。 另外，如門、連線、觸發(fā)器等的數(shù)目都是在用 HDL 語言編寫程序時候，需要注意的硬件資源的消耗問題，因為編寫程序的最終目是要通過這些語句來描述電路，不管是用 if 語句還是 case 語句，還是用 always 還是 assign。比如如果要實現(xiàn)程序所描述的某種邏輯功能，硬件資源的消耗將會變的非常龐大，就會出現(xiàn)有時候在編譯時，盡管 HDL 程序在語法、語義上完全正確，但是并不生成相 應(yīng)的實際的硬件，原因就在于此 [8]。目前主要有 VerilogHDL 語言和 VHDL 語言兩種 HDL 語言。本文是基于 VHDL語言設(shè)計的，所以對 VHDL 語言進行簡介。摘要描述語言具有較強的語言能力，覆蓋范圍廣，它可以實現(xiàn)相同的邏輯功能是多層次的描述，如描述的電路結(jié)構(gòu)和寄存器級，同時也可以對電路級的功能和性能進行描述。而且 VHDL 語言支持硬件設(shè)計、驗證、綜合和測試 [9]。 不管是哪個級別的描述，具體的硬件結(jié)構(gòu)都是能夠運用綜合工具由描述轉(zhuǎn)變而成的。 VHDL 語言包括實體和結(jié)構(gòu)的基本結(jié)構(gòu)，以及完整的封裝的基本結(jié)構(gòu)也包含配 置，數(shù)據(jù)庫等等。使用硬件描述語言 (VHDL)對于復(fù)雜的電路設(shè)計 ,通常使用自頂向下的結(jié)構(gòu)化的設(shè)計方法，這是因為 VHDL 語言的描述功能比較豐富。 VHDL 還具有以下優(yōu)點： 語言可以成為高水平設(shè)計的核心原因在于其廣泛的描述能力，將是電子系統(tǒng)的功能實現(xiàn)的設(shè)計和調(diào)試的主要組成部分，降低能源成本的物理實現(xiàn)。 語言不依賴于特定時期，轉(zhuǎn)換過程方便。 VHDL 作為一個標準語言使用，被很多的 EDA 行業(yè)的公司所支持，它具有很好的移植性。 用 Verilog HDL 語言， VHDL語言是一種高級描述語言，適用于高效，先進的模擬電路綜合，綜 合效果更好。不同的是， Verilog HDL 語言是一個相對較低的描述性語言，在門級電路描述和容易控制電路中已經(jīng)廣泛的應(yīng)用。總之 ，相比之下 VHDL 語言比較有優(yōu)勢。 10 軟件開 發(fā)工具 本文設(shè)計所采用的是 Quartus II 軟件，和 Max plusII 軟件一樣，都是 Altera公司推出的軟件的 EDA軟件工具，并廣泛使用，是主流的 EDA軟件 [9]，除此之外還有Xilinx 公司的相關(guān)軟件。其基本功能的 FPGA 軟件介紹是一樣的，主要的區(qū)別是，它們用的目標芯片是不一樣的，由于設(shè)備的性能的優(yōu)點和缺點。本論文 設(shè)計是基于Altera 公司的新推出的 QuartusⅡ這款 EDA軟件平臺工具，所以主要介紹該軟件的情況。 Quartus 支持 VHDL 語言，設(shè)計工具的 VerilogHDL 語言，并嵌入在 VHDL 和VerilogHDL 第三方工具，邏輯合成器，所以選擇使用這些工具來完成 VHDL 或 Verilog程序，如 FPGA 編譯，因為它有一個更好的綜合效果， QuartusⅡ也能夠直接調(diào)用上述的第三方工具 [9]。除此之外， QuartusⅡ自身也有能夠進行仿真的功能，并且也支持如 Modelsim 等工具的仿真， QuartusⅡ還可以和 SOPC Builder 相結(jié)合，實現(xiàn)其系統(tǒng)的開發(fā) [5]。 調(diào)制模塊 在基帶信號的設(shè)計先通過串并轉(zhuǎn)換，然后由兩位并行數(shù)據(jù)信號到一個對應(yīng)的載波四開關(guān)選通輸出相位，我們可以得到一個 QPSK 調(diào)制信號。載波相位、載波波形以及載波符號關(guān)系如下表所示： 表 41 調(diào)制信號說明 yy信號 載 波相位 載 波波形 載 波符 號 “00” 0176。 f3 “01” 90176。 f2 “10” 180176。 f1 “11” 270176。 f0 從表 41 中分析可知， QPSK信號的載波相 位與兩位并行碼元之間的關(guān)系是恰好符合格雷碼的相位邏輯關(guān)系，兩位符號對應(yīng)的相鄰四二進制符號只有一個二進制符號是不同的，即每次變化一位。 解調(diào)模 塊 在設(shè)計中，使基帶信號先通過串 /并轉(zhuǎn)換，然后由兩位并行信號數(shù)據(jù)對四選一開關(guān)進行選通 [10]，輸出相應(yīng)的相位的載波，就可以得到 QPSK 信號。載波與加法器對應(yīng)關(guān)系如下表所示： 11 表 42 解調(diào)信號說明 載 波波形 載 波相位 xx加法器 yyy中 間間 信 0176。 0+0+2+3=5 “00” 90176。 0+1+2+0=3 “01” 180176。 1+1+0+0=2 “10” 270176。 1+0+0+3=4 “11” 在調(diào)制與解調(diào)中使用用格雷碼的映射關(guān)系具有突出優(yōu)勢：即在信道傳輸中如果QPSK 信號受到了加性高斯白噪聲的干擾，并且在噪聲的影響不是特別大的情況下，所接收的載波的相位有可能是錯誤的，通過解調(diào)就會發(fā)現(xiàn)是否被錯誤判決成了相鄰的四進制符號，以便進行糾錯減小誤符率。 對于四進制符號的譯碼，如果是采用格雷碼的映射關(guān)系時，那么一個四進制符號對應(yīng)兩個比特的二進制位的信息，這樣的話，在 2bit 的符號中只有 1bit 的符號錯誤，它可以降低誤碼率，因此， QPSK 希望采用格雷碼相邏輯符號映射關(guān)系。 12 5 程序?qū)崿F(xiàn) 與仿真 工程 的建立 理論分析完畢，需要對程序進行編寫與調(diào)試，用到了 QuartusⅡ 軟件，在完成下載安裝后，打開 QuartusⅡ ， QuartusⅡ 51所示： 圖 51 軟件主界面 選擇 ProjectNew Project 新建工程，因為設(shè)計分為調(diào)制和解調(diào)兩大獨立模塊，所以新建調(diào)制工程和解調(diào)工程，并分別命名為 TZ_QPSK 和 JZ_QPSK，如圖 52 所示： 52 建立新的工程 選擇保存文件夾，設(shè)置好路徑，新的任務(wù)建立后得到下圖 53： 13 53 新建好的 Project 下一步選擇 FileNew 依次建立 VHDL 文件、 Vector Waveform 文件、 Block Diagram /Schematic 文件，并進行保存添加只工程中，后綴分別為 .vhd、 .vwf、 .bdf 格式。 將寫好的程序?qū)懭?VHDL file 中保存，然后在 Assignments 中依次對所選芯片的Pins、 Timing Analysis Setting...中進行芯片管腳分配和時鐘 clock 信號的時域約束。如圖 54 所示： 圖 54 調(diào)制工程芯片管腳配置 在進行完上述步驟的約束后，再進行程序 的編譯。 調(diào)制程序 仿真 在時鐘 clock 信號為上升沿，時 start 以高電平使能，計數(shù)器開始計數(shù)，基帶信號通過串 /并轉(zhuǎn)換后得到兩路并行信號，同時將 clock 信號四分頻，四選一開關(guān)根據(jù)該數(shù)據(jù)選擇相應(yīng)相位的載波進行輸出 [10]，從而可以得到 QPSK 信號。 首先對 QPSK 調(diào)制程序進行編譯，編譯結(jié)果如圖 55所示： 14 圖 55 調(diào)制程序編譯 然后根據(jù) QPSK 調(diào)制程序進行時序仿真，在工程中打開 文件，在 Name窗口中添加相關(guān)的輸入輸出信號以及中間寄存器。選取仿真時間段為 us， 設(shè)置clk 的周期為 10 ns， clk 信號上升沿的時候 start 信號使能，并任意設(shè)置 x 輸入信號的二進制序列，此處仿真輸入二進制序列為 1011 0001 1011 1000 0000 10，設(shè)置完之后進行保存，最后點擊 Start Compiling 進行仿真，仿真結(jié)果如圖 56所示： 圖 56 調(diào)制程序時序波形仿真 由編寫的 QPSK 信號調(diào)制部分程序，元件例化以及生成的網(wǎng)表電路視圖分別如圖5圖 58 所示： 15 圖 57 調(diào)制模塊元件例化 圖 58 調(diào)制模塊網(wǎng)表電路原理圖 解調(diào) 程序 仿真 在已調(diào)信號為低電平的時，根據(jù)計數(shù)器的值譯碼器 1送入加法器相應(yīng)的數(shù)據(jù)。然后，加法器把運算得到的結(jié)果再送入到寄存器。譯碼器 2再由寄存器的數(shù)據(jù)進行譯碼，然后兩并行信號輸出，然后兩并行信號和串行轉(zhuǎn)換可以解調(diào)后恢復(fù)原始基帶信號。 16 圖 59 解調(diào)程序編譯 仿真過程同調(diào)制程序的仿真，不同的是，此時的輸入信號應(yīng)為 y，輸出為 x，與調(diào)制過程相反，設(shè)置輸入信號 y 的以四種波形表示 QPSK的四種相位，信號的相位分別是 ???????????? 180 0 0 0 180 270 180 90 0 270 180 0 、、、 ，其解調(diào)的結(jié)果如下 圖所示： 圖 510 解調(diào)程序時序波形仿真 圖中， YY 和 YYY 之間的對應(yīng)關(guān)系為中間信號： 2 對應(yīng)“ 10”，“ 01， 4” 3“ 11”，對應(yīng)“ 5對應(yīng) 00”。 同理，有編寫的 QPSK 信號調(diào)制部分程序，元件例化以及生成的網(wǎng)表電路視圖分別如圖 5 511 所示： 17 圖 510 解調(diào)模塊元件例化 511 解調(diào)模塊網(wǎng)表電路原理圖 18 結(jié)論 三個多月的畢業(yè)設(shè)計馬上就要結(jié)束了，在老師的細心指導(dǎo)和幫助下，我最終實現(xiàn)了基于 VHDL 語言的 QPSK 調(diào)制與解調(diào)的基本功能。 該設(shè)計是以 Quartus II 為開發(fā)工具 ，運用 VHDL 語言作為編程語言來進行設(shè)計實現(xiàn)的。在設(shè)計的過程中，遇到過很多的問題，其中包括對 VHDL語言代碼的掌握不夠熟練，以及和 QPSK 相關(guān)的通信原理方面的問題理解的不夠透徹，基礎(chǔ)知識的不扎實以及運用不自如等一些類問題。但是在老師的幫助下，加上自己不斷查閱輔導(dǎo)書學(xué)習的過程中，我成功的解決了系統(tǒng)設(shè)計過程中遇到的很多問題。當設(shè)計仿真成功的時候，我體會到了成功的快樂。 經(jīng)歷了這次畢業(yè)論文的設(shè)計過程，我更加體會到了“書到用時方恨少”這句話的意義，也知道了再以后的學(xué)習中要注重與實踐相結(jié)合，知識不只是在課堂學(xué)到的，更多的是在自己的摸索和實踐中學(xué)得的。如果知識不能很好地運用在生活中，那就變的就毫無意義了。這次設(shè)計的成功實現(xiàn)為我以后的工作打下了很好基礎(chǔ)，終會令我獲益匪淺。 然而，隨著科學(xué)和技術(shù)的進步，測量儀表的功能也會越來越完善，應(yīng)用的領(lǐng)域也會不斷拓展，將給我們的生活帶來更多的便利。 通過這次的設(shè)計任務(wù)，使我學(xué)到了很多東西，知道了不管做什么都可以學(xué)到很多的知識，不要為了完成任務(wù)才去被動的學(xué)習。這次設(shè)計使自己的實際操作能力的得到了很好的鍛煉，硬件描述性語言有了更深刻的了解，同時也懂得完成一件事必須要堅持不懈，這樣才會提高成功 的可能性。 19 參考文獻 [1] 楊大柱 .基于 FPGA 的 QPSK調(diào)制解調(diào)電路設(shè)計與實現(xiàn) [J].微計算機信息 ， 2021 年 [2] 林娟 .短波數(shù)據(jù)傳輸關(guān)鍵技術(shù)研究 [D].西安電子科技大學(xué)碩士論文， 2021 年 1 月 1 日 [3] 佘明輝，余輪 .基于多進制數(shù)字的相位解調(diào)技術(shù)的分析 [J].井岡山大學(xué)學(xué) 報 (自然科學(xué)版 ),2021， 32（ 2） [4] 百度文庫，第七章 數(shù)字調(diào)制 與解調(diào) (1)[EB/OL]. a1R822W6wHU6zyaKCrjlLTp9Vsi5Qy_dlNVDjzLKPYrsJqxe7HwzFdm_rNkcYr72W4eDwq [5] 高雪平，官伯然，汪海勇 .QPSK 調(diào)制解調(diào)的系統(tǒng)仿真實驗 [J]，杭州電子科技 大學(xué)學(xué)報， 2021 [6] 網(wǎng)，碩士學(xué)位論文 QPSK 調(diào)制解調(diào)器的研究與設(shè)計 [EB/OL]. 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