【文章內(nèi)容簡介】 的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計 ASIC。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具 有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的 計算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項工程設(shè)計，或稱設(shè)計實體 entity （可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 ) 第 13 頁 共 35 頁 【 17】 【 18】 【 19】 和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè) 計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這 個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點(diǎn) 。 MAXPLUSII 簡介： I 圖 MAXPLUSII 軟件界面 MAXPLUSII 的工作窗口如上圖所示。在圖中左邊的 Task 窗口中，顯示了當(dāng)前任 務(wù)的一些屬性和可進(jìn)行的操作，包括 STRAT PROJECT,ADVISORS,CREATE DESIGN,ASSIGN CONSTRAINTS 等。 新建 VHDL 文件、 Block Diagram/Schematic File 及 Vetcor Waveform File， 如圖 所示： 第 14 頁 共 35 頁 【 20】 圖 新建仿真文件界面 三種文件對應(yīng)的功能分別是： VHDL 文件：對要實現(xiàn)的邏輯控制功能進(jìn)行文本語言描述，并配合軟件生成相應(yīng) 的邏輯功能塊。 Block 文件：對由 VHDL 生成的邏輯功能模塊添加相應(yīng)的輸入輸出管腳。 Vector Waveform 文件：對上一步的 Block 文件進(jìn)行波形時序仿真驗證結(jié)果。 ASK 調(diào) 制與解調(diào)系統(tǒng)的具體設(shè)計 根據(jù)上述對 ASK 調(diào)制系統(tǒng)的原理的研究，結(jié)合 VHDL 硬件描述語言的特點(diǎn)，對 ASK 調(diào)制系統(tǒng)設(shè)計了以下模型如圖 ： 時鐘信號 控制信號 四分頻 載波信號 基帶信號 與門 調(diào)制信號 圖 ASK 調(diào)制系統(tǒng)設(shè)計模型圖 此調(diào)制系統(tǒng)采用系統(tǒng)時鐘經(jīng)四分頻后作為調(diào)制信號載波，然后再與基帶信號經(jīng) 過一個與門（作用相當(dāng)于以基帶信號乘以載波），再經(jīng)過系統(tǒng)輸出得到調(diào)制信號。 第 15 頁 共 35 頁 對 2ASK 的解調(diào)系統(tǒng)設(shè)計了以下模型： 控制信號 時鐘信號 已調(diào)信號 二十周期計數(shù)器 信號寄存器 脈沖 計數(shù) 器及 信號 判決 器 解調(diào)信號 圖 ASK 解調(diào)系統(tǒng)設(shè)計模型圖 此解調(diào)系統(tǒng)采用內(nèi)部信號寄存輸入的已調(diào)信號，再利用對時鐘信號進(jìn)行十二分 頻后的信號對寄存的信號脈沖進(jìn)行計數(shù)，最后判決每次寄存的脈沖數(shù)，當(dāng)脈沖數(shù)大 于 3 時即判決為 1，反之則為 0，輸出即為還原的基帶信號。通過對上述 ASK 的調(diào) 制與解調(diào)原理分析以及對基于 VHDL 的 ASK 調(diào)制與解調(diào)模型的建立，編寫 VHDL 程序 （見附錄）。 基于 VHD L 的 ASK 調(diào)制系統(tǒng)仿真與分析 ASK 調(diào)制 VHDL 文件輸入 VHDL 代碼如圖 所示： 圖 MAXPLUII 中的 VHDL 代碼 第 16 頁 共 35 頁 ASK 調(diào)制功能塊如圖 所示： 圖 ASK 調(diào)制功能原件圖 如上圖所示，生成的 ASK 調(diào)制模塊由三個輸入引腳和一個輸出引腳組成，其中 clk 為時鐘輸入信號 ,start 為調(diào)制控制信號 ,x 為基帶信號 ,y 調(diào)制輸出信號。 3. 連接芯片的輸入與輸出及時鐘信號和控制信號管腳，連接后如圖 所示： 圖 連接外部輸入輸出管腳 4. 對第三步生成的原理圖進(jìn)行編譯和檢查后如圖 所示： 圖 編譯檢查通過 第 17 頁 共 35 頁 5. 建立 ASK 調(diào)制功能模塊的波形仿真文件，將輸入輸出 NODE 加入文件后如圖 所示： 圖 加入管腳后的波形仿真界面 ，本次設(shè)計考慮到硬件條件的限制采用時鐘 頻率為 1MHz 設(shè)置好以后如圖 所示： 圖 設(shè)置時鐘周期 為了方便觀察分析仿真結(jié)果采用的輸入信號為： X:1010100110。以此計算得出仿 真結(jié)束時間為 200us，設(shè)置仿真結(jié)束時間如圖 所示： 圖 設(shè)置仿真結(jié)束時間 將仿真時間及輸入波形設(shè)置好以后如圖 所示： 圖 設(shè)置好輸入波形及時鐘后的界面 第 18 頁 共 35 頁 7. 將波形文件進(jìn)仿真，仿真成功后的界面如圖 所示： 圖 仿真成功 8. 仿真的結(jié)果如圖 所示： 圖 仿真結(jié)果圖 圖 部分結(jié)果圖放大 圖 中時鐘頻率為 1MHz 即時鐘周期為 1us,經(jīng)四分頻后 f 的頻率為 250KHz， 周期變?yōu)樵瓉淼乃姆种?，輸入的基帶信號? 1010100110，和分頻信號 f 相乘后 輸出為調(diào)制信號 y,由上圖可知道，每當(dāng)輸入的 x 為 1 時， y 對應(yīng)為 f 的 5 個周期， x 為 0 時 y 的輸出為 0，圖中結(jié)果明顯和預(yù)期結(jié)果一致！從而實現(xiàn)了 ASK 的調(diào)制。 基于 VHD L 的 ASK 解調(diào)系統(tǒng)仿真與分析 1 新建 ASK 調(diào)制 VHDL 文件，輸入 VHDL 代碼并生成 ASK 解調(diào)功能模塊如圖 所示： 第 19 頁 共 35 頁 圖 ASK 解調(diào)功能原件圖 2. 對生成的 ASK 解調(diào)功能模塊原件連接相應(yīng)的輸入輸出管腳，連接好以后如 圖 所示： 圖 連接輸入輸出管腳 3. 加入輸入信號并設(shè)置時鐘周期進(jìn)行仿真，仿真結(jié)果如圖 所示： 圖 ASK 解調(diào)仿真結(jié)果 圖 ASK 解調(diào)仿真結(jié)果圖部分放大 第 20 頁 共 35 頁 本部分的輸入信號為上一部分調(diào)制功能模塊的輸出信號即上圖所示的 y 信號， 用內(nèi)部信號 xx 對輸入信號進(jìn)行信號采集與寄存，由于調(diào)制信號的頻率為 250KHz， 為了保證輸入信號不會漏掉故在每次時鐘信號上升沿的時候都對本部分的輸入信 號進(jìn)行采集，而從上部分的調(diào)制信號分析可知當(dāng)輸入 x 為‘ 1’或‘ 0’時，對應(yīng)的 都是 20 個時鐘周期，因此本部分輸入信號采集周期也應(yīng)為 20 個時鐘周期。故設(shè)采 集信號計數(shù)器 q=19。由上面的結(jié)果圖分析可知，解調(diào)信號落后輸入信號約 100us， 即 5 個輸入信號周期，這是因為每 20 個時鐘周期都將計算輸入信號的脈沖數(shù)并存 入內(nèi)部脈沖計數(shù)器 m，當(dāng) m=3 的時候則判定解調(diào)信號輸出為‘ 1’，否則為‘ 0’。 上圖中的解調(diào)信號為ｘｘ 101010011x 同輸入信號 1010100110 進(jìn)行對比可知解調(diào)信 號和輸入信號 x 基本相同，本模塊仿真成功。 ASK 調(diào) 制解調(diào)聯(lián)合對比 上述對 ASK 的調(diào)制與解調(diào)分別進(jìn)行了單獨(dú)的分析，符合預(yù)期，但分開的模塊不 方便進(jìn)行直接的對比，故在此部分將對 ASK 的解調(diào)功能模塊與解調(diào)功能模塊進(jìn)行整 合，對輸入信號 x 與調(diào)制信號 y 以及解調(diào)信號 xout 進(jìn)行直接對比。 1. ASK 調(diào)制與解調(diào)模塊連接，將兩個模塊放入同一個 BLOCK 文件，并將輸入輸 出管腳進(jìn)行連接，將調(diào)制模塊輸出的調(diào)制信號連接至解調(diào)模塊并作為解調(diào)模塊的輸 入信號。連接好以后如圖 所示： 圖 調(diào)制與解調(diào)功能模塊連接 第 21 頁 共 35 頁 2. 生成調(diào)制解調(diào)雙功能模塊并連接輸入輸出管腳，連接好后如圖 所示： 圖 調(diào)制與解調(diào)雙功能模塊管腳連接 3. 設(shè)置時鐘及輸入信號，為了便于同單獨(dú)的調(diào)制解調(diào)模塊進(jìn)行對比，本聯(lián)合 模塊依然采用 1MHz 的時鐘頻率，且輸入信號 x 為 1010100110，將以上都設(shè)置好以 后進(jìn)行仿真，仿真結(jié)果如圖 所示： 圖 聯(lián)合仿真結(jié)果 從上圖對比分析可知，輸入信號為 1010100110,輸入信號周期為 20us。調(diào)制信 號為 1010101010 0000000000101010101000000000001010101010 000000000010101010101 01010101010 100000000000，調(diào)制信號周周期為 4us。解調(diào)信號為 xx101010011x；將 輸入信號與解調(diào)信號對比可知道兩者基本一致，故將調(diào)制解調(diào)模塊進(jìn)行聯(lián)合仿真是 成功的，能夠準(zhǔn)確將輸入的基帶信號進(jìn)行 ASK 調(diào)制，并且將調(diào)制后的信號輸入解調(diào) 模塊能成功地將基帶信號進(jìn)行還原，本模塊仿真成功。 第 22 頁 共 35 頁 本章總結(jié) 在本章主要介紹了基于 VHDL 的 ASK 調(diào)制與解調(diào)的系統(tǒng)建模，并在建模的基礎(chǔ) 上進(jìn)行了相關(guān)功能的 VHDL 代碼的編寫；第二部分主要介紹了 VDHL 及 CPLD 的一些 相關(guān)知識，以及本次研究工作的軟件平臺 MAXPLUSII 的一些相關(guān)操作；第三部分主 要是對本次建立的系統(tǒng)模型，在 MAXPLUSII 平臺上進(jìn)行了相關(guān)的實現(xiàn)并進(jìn)行簡單的 仿真與總結(jié)。 在對 ASK 調(diào)制模塊與解調(diào)模塊進(jìn)行單獨(dú)的分析后，將兩模塊連接起來進(jìn)行聯(lián)合 仿真對比輸入信號與解調(diào)信號及解調(diào)還原的基帶信號。 第 23 頁 共 35 頁 4 基于 VHDL 的 MASK 調(diào)制系統(tǒng)設(shè)計與仿真 多進(jìn)制振幅調(diào)制 MASK，又稱多進(jìn)制數(shù)字調(diào)制法。在二進(jìn)制數(shù)字調(diào)制中每個符號只能表示 0 和 1(+1 或 1)。但在許多實際的數(shù)字傳輸系統(tǒng)中卻往往采用多進(jìn)制的數(shù)字調(diào)制方式。 與二進(jìn)制數(shù)字調(diào)制系統(tǒng)相比，多進(jìn)制數(shù)字調(diào)制系統(tǒng)具有如下兩個特點(diǎn)： 第一：在 相同的信道碼源調(diào)制中，每個符號可以攜帶 log2M 比特信息，因此，當(dāng)信道頻帶受 限時可以使信息傳輸率增加，提高了頻帶利用率。但由此付出的代價是增加信號功 率和實現(xiàn)上的復(fù)雜性。 第二，在相同的信息速率下，由于多進(jìn)制方式的信道傳輸 速率可以比二進(jìn)制的低，因而多進(jìn)制信號碼源的持續(xù)時間要比二進(jìn)制的寬。加寬碼 元寬度，就會增加信號碼元的能量，也能減小由于信道特性引起的碼間干擾的影響 等。近些年，采用高穩(wěn)定自動增益，分集接收技術(shù)，自適應(yīng)均衡等一系列措施，使 其也可在微波中繼線路中應(yīng)用 。 基于 VHD L 的 MASK 調(diào)制系統(tǒng)實現(xiàn) MASK 調(diào)制系統(tǒng)進(jìn)行 VHDL 建模如圖 所示 時鐘信號 控制信號 8 分頻 ASK 調(diào)制 D/A 轉(zhuǎn)換 調(diào)制信號 基帶信號 串 /并轉(zhuǎn)換 譯碼 圖 MASK 的 VHDL 建模 系統(tǒng)的輸入端由時鐘信號 clk，調(diào)制控制信號 start 以及基帶信號 。由時鐘信 號經(jīng) 8 分頻完成對輸入信號的串并轉(zhuǎn)換，即將輸入的一路二進(jìn)制信號轉(zhuǎn)為 4 位并行 信號，再將 4 位并行信號轉(zhuǎn)為 8 位 DAC 信號，最后再將時鐘信號經(jīng)過一個 4 分頻器 與 8 位 DAC 數(shù)據(jù)進(jìn)行 ASK 的調(diào)制。最后將調(diào)制信號送給一個 D/A 轉(zhuǎn)換芯片，芯片輸 出即為調(diào)制后的模擬信號。根據(jù)上述的 VHDL 建模，編寫 VHDL 仿真程序如下（見附 錄）。 第 24 頁 共 35 頁 【 19】 2. 對輸入的 VHDL 代碼生成原件并連接相應(yīng)管腳如圖 所示： 圖 MASK 功能模塊連接好管腳 ，仿真結(jié)果如圖 所示： 在圖 中，輸入信號為 1011001010001010001000 輸入信號周期為 160ns,系 統(tǒng)時鐘周期為 40ns，當(dāng)調(diào)制控制信號 START 為真時，系統(tǒng)開始進(jìn)行調(diào)制，時鐘上 升沿時系統(tǒng)完成基帶信號的串并轉(zhuǎn)換，系統(tǒng)內(nèi)部信號寄存器 XX 對輸入的基帶信號 進(jìn)行進(jìn)行四位并行數(shù)據(jù)到八位 DAC 數(shù)據(jù)的轉(zhuǎn)換，當(dāng)內(nèi)部記數(shù)器 q=7 時完成基帶信號 的串并轉(zhuǎn)換，當(dāng)內(nèi)部記數(shù)器 qq=1 時完成并行碼到 DAC 數(shù)據(jù)的轉(zhuǎn)換，輸出 y 為系統(tǒng) 時鐘 qq 分頻即四分頻。 第 25 頁 共 35 頁 5 總結(jié) 本文對基于 VHDL 的二進(jìn)制振幅（ ASK）調(diào)制與解調(diào)做了一定的研究，由于軟硬 件的要求，選取了 CPLD 結(jié)合 VHDL 在 MAXPLUSII 軟件平臺上進(jìn)行仿真研究以探究 ASK 的調(diào)制波形是否與預(yù)期相符?？紤]到實際硬件的要求，對此次仿真所采用的時 鐘周期為 1us 即時鐘頻率為 1MHz，而仿真結(jié)果與預(yù)期相同