【文章內容簡介】 過程與普通的 HDL 設計也十分相似，只是所需的開發(fā)硬 軟件環(huán)境 比較昂貴。軟 IP的設計周期短，設計投入少。由于不涉及物理實現(xiàn)，為后續(xù)設計留有很大的發(fā)揮空間，增大了 IP的靈活性和適應性。其主要缺點是在一定程度上使后續(xù)工序無法適應整體設計，從而需要一定程度的軟 IP 修正，在性能上也不可能獲得全面的優(yōu)化。 硬核提供設計階段最終階段產品：掩模。以經過完全的布局布線的網表形式提供，這種硬核既具有可預見性，同時還可以針對特定工藝或購買商進行功耗和尺寸上的優(yōu)化。 固核則是軟核和硬核的折衷。大多數(shù)應用于 FPGA 的 IP 內核均為軟核，軟核有助 于用戶調節(jié)參數(shù)并增強可復用性。軟核通常以加密形式提供，這樣實際的 RTL 對用戶是不可見的，但布局和布線靈活。在這些加密的 軟核中，如果對內核進行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶接口 (GUI)方便地對參數(shù) 進行操作。對于那些對時序要求嚴格的內核 (如 PCI接口內核 )，可預布線特定信號或分配特定的布線資源，以滿足時序要求。 第二章 數(shù)碼鎖設計基礎 8 復雜可編程邏輯器件（ CPLD） CPLD 的基本特點 CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結構復雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構造邏輯功能的數(shù) 字集成電路。其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜將代碼傳送到目標芯片中，實現(xiàn)設計的數(shù)字系統(tǒng)。它具有編程靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大 眾化等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產品的原型設計和產品生產 (一般在 10,000 件以下 )之中。幾乎所有應用中小規(guī)模通用數(shù)字集成電路的場合均可應用 CPLD 器件。 圖 CPLD 內部電路 的 原理 結構 圖 CPLD 主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連矩陣 單元組成。其中 MC 結構較復雜，并具有復雜的 I/O 單元互連結構，可由用戶根據(jù)需要生成特定的 電路結構，完成一定的功能。由于 CPLD 內部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性， I/O單元 I/O單元 FB FB FB FB FB FB FB FB 全局可編程布線區(qū) 第二章 數(shù)碼鎖設計基礎 9 避免了分段式互連結構時序不完全預測的缺點。 圖 描述了 CPLD 的結構 圖。其中的 FB 是 可編程邏輯功能塊 ，其中 包 括 有乘積項、宏單元等 。 MAX7000E 功能描述 MAX7000系列是 ALTERA第二代結構的器件，它是工業(yè)界速度最快的高集成度可編程邏輯器件系列， 其集成度為 600～ 5000門可用門，有 32～ 256宏單元和 36～ 164個用戶 I/O引腳，該系列器件的組合傳播延時快達 5ns， 16位計數(shù)器頻率為 。此外，它們能提供很快的輸入寄存器建立時間，多個系統(tǒng)時鐘和可編程的速度 /功率控制， I/O引腳輸出電壓擺率是可控制的。 從而提供一個附加的開關噪聲電平控制，基于 EEPROM的 MAX7000系列是編程信息不易失的電可擦除的器件。 MAX7000E器件是 MAX 7000系列中密度更高，性能更強的成員 。 MAX7000E的結構 框 圖 如圖 。 MAX7000E 器件結構是基于被稱為邏輯陣列模塊（ LABs）的高性能的靈活的邏輯單元。 LABs 包括 16 個宏單元陣列，多個 LABs 通過可編程 互聯(lián)陣列（ PIA）連接，通用總線由所有專用輸入， I/O 腳，宏單元反饋。 MAX700E 的宏單元如圖 所示。 圖 MAX7000E 的結構 圖 MAX7000E 的宏單元可分別設置成時序邏輯或組合邏輯功能。宏單元由 3第二章 數(shù)碼鎖設計基礎 10 個功能模塊組成：邏輯陣列，乘積項選擇矩陣和可編程寄存器。組合邏輯是在邏輯陣列中實現(xiàn)的。在邏輯陣列中，它為每個宏單元提供 5 個乘積項。乘積項選擇矩陣起著分配這些乘積項的作用。 Altera 開發(fā)系統(tǒng)會根據(jù)設計的邏輯要求自動地對乘積項分配進行優(yōu)化。每個宏單元觸發(fā)器在可 編程時鐘的控制下可分別編程，來實現(xiàn) D,T,JK 或 SR 觸發(fā)器的功能。在組合邏輯操作時，這些觸發(fā)器就被旁路。在設計入口時，設計者指定所需要的觸發(fā)器類型； Quartus II 開發(fā)系統(tǒng) 軟件 再為每個寄存器功能選擇最有效的觸發(fā)器進行工作，以優(yōu)化資源利用。 在 MAX7000E 器件中 ,有兩個全局時鐘信號 ,分別為 GCLK1 和 GCLK2。 每個可編程 的 觸發(fā)器可 以在以下 3 種不同的 控制時鐘下工作 : (1)一個 全局時鐘信號。 此 方式 能 最快 實現(xiàn) 時鐘到 達 輸出的 操作 。 (2)一個 全局時鐘信號由 一個 高電平有效的時鐘 使能信號控制 。此方式為 每個 觸 發(fā)器提供 一個使能信號，但它 仍 舊可以實現(xiàn) 快速 的 時鐘達到 輸出的操作 。 (3)帶一個乘積項的 陣列 時鐘 。在此方式下，觸發(fā)器的時鐘信號來自隱含的宏單元或 I/O 腳 ，宏單元內部 的 結構 如圖 所示 。 圖 宏單元內部結構 框 圖 第二章 數(shù)碼鎖設計基礎 11 硬件描述語言 硬件描述語言（ Hardware Description Language）是硬件設計人員和電子設計自動化（ EDA）工具之間的界面，其主要目的是用來編寫設計文件，建立電子系統(tǒng)行為級的仿真模型。即利用計算 機的巨大能力對 Verilog HDL 或 VHDL建模的復雜數(shù)字邏輯進行仿 真，然后再自動綜合，生成符合要求且在電路結構上可以實現(xiàn)的數(shù)字邏輯網表（ Netlist），根據(jù)網表和某種工 藝的器件自動生成具體電路，最后生成該工藝條件下這種具體電路的時延模型。仿真驗證無誤后，該模型可用于制造 ASIC 芯片或寫入 CPLD 和 FPGA 器件中。 HDL 語言有 以下幾個 特點 : HDL 語言既包含一些高層程序設計語言的結構形式，同時也兼顧描述硬件線路連接的具體構件。 HDL 語言是并發(fā)的，即具有在同一時刻執(zhí)行多任務的能力。 HDL 語言有時序的概念。 通過使用結構級或行為級描述可以在不同的抽象層次 描述設計， HDL 語言采用自頂向下的數(shù)字電路設計方法，主要包括 3 個領域 5 個抽象層次 HDL 編譯器是處理硬件描述語言的文本編譯器。他可以支持的語言有Verilog HDL﹑ ABEL﹑ HDL 編譯器為外界的仿真工具提供界面?；?HDL 的源編碼可以 代替某些原理圖的一部分或者整個項目的原理圖。 原理圖編譯器支持基于多層 次原理圖的設計。所有的項目類型都支持原理圖這種最常用的設計描述方法。原理圖編譯器是唯一的一種能夠允許混合多種設計描述方法的工具。 Verilog HDL 語言 Verilog HDL 是一種硬件描 述語言，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀 80 年代中期開發(fā)出來的。 Verilog HDL 是 在 最廣泛使用的 C 語言基礎上 發(fā)展起來的 硬件描述語言，它是由 GDA 公司 的 PhilMoorby 在 1983 年底第一 次開發(fā)的 ，最初 只是 設計 了 仿真第二章 數(shù)碼鎖設計基礎 12 和驗證工具，后來開發(fā)出了故障仿真和時序分析工具。 1985 年 Moorby 推出其第三 個 商業(yè)模擬器 VerilogXL， 并 獲得了巨大成功， 這 使 得 Verilog HDL 語言迅速推廣 并 應用 開來 。 Cadence 公司 在 1989 年收購 GDA 公司 ， 使得 Verilog HDL成為該公司的獨家專利。 Cadence 公司 在 1990 年出版的 Verilog HDL，并成立LVI 的組織，以促進 Verilog HDL 的 IEEE 標準 的建立 ， 即 IEEE 標準 13641995。 Verilog HDL 語言，最重要的特點是易于使用 已有的 C 語言編程經驗，在很短的時間內迅速地學習和掌握 ，因而可以把 Verilog HDL 內容安排在與 ASIC 設計等相 關課程內部進行講授，由于 HDL語言本身是專門面向硬件與系統(tǒng)設計的，這樣的安排可以使學習者同時獲得設計實際電路的經驗。與之相比， VHDL 的學習要困難一些。 具體如表 所示。 表 不同層級的描述方式 設計層次 行為描述 結構描述 系統(tǒng)級 系統(tǒng)算法 系統(tǒng)邏輯圖 寄存器輸出級 數(shù)據(jù)流圖 真值表 狀態(tài)機 寄存器 ALUROL 等 分模塊描述 門級 布爾方程真值表 邏輯門觸發(fā)器鎖存器 構成的邏輯圖 板圖級 幾何圖形 圖形連接關系 VHDL 語言 VHDL全名 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。自 IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。 1993 年， IEEE 對 VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，簡稱 93 版。 VHDL 和 Verilog作為 IEEE 的工業(yè)標準硬件描述語言，得到眾多 EDA 公司支持，在電子工程領域，已成為事實上的 通用 硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風格以及語法是十分類似于第二章 數(shù)碼鎖設計基礎 13 一般的計 算機高級語言。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內部（或稱不可視 部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計 實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。 VHDL 除具備一般的 HDL 優(yōu)點外，其特殊的優(yōu)點是： (1)功能強大、設計靈活 。 (2)支持廣泛、易于修改 。 (3)強大的系統(tǒng)硬件描述能力 。 (4)獨立于器 件的設計、與工藝無關 。 (5)很強的移植能力 。 (6)易于共享和復用 。 Verilog HDL 和 VHDL 的比較 至今為止，工業(yè)界已見到很多種硬件描述語言出現(xiàn)。但最強有力的競爭者是 VHDL 和 Verilog。就硬件所涉及的基本原理和表現(xiàn)方法來說，兩者具有類似的 特點和靈活性。如前所述，兩者都是國際標準。這意味著語言都是標準化的，不會為任何公司和組織所單獨控制。每種語言又都有其自己的特點和應用領域。描述抽象的特性方面兩者性能都很好，但在對硬件具體結構描述時會出現(xiàn)不同。由于含有 PLI， Verilog 作 結構描述比較容易。 PLI 即編程語言接口，它是一組能幫助進行仿真的 C 語言接口。 PLI 能夠用于延遲時間計算，測試布線過程等等工作。 PLI 在 HDL 中的作用與編程語言中 API 的作用相同。 VHDL 的程序則能夠被編譯（如果是多層板，分別作為獨立單元進行編譯）。而大多數(shù) Verilog 程序仍然是解釋型的。當前，僅有少數(shù)幾種為特殊目標而單 獨放入編譯器。由于 VHDL支持線路板的原理圖，所以程序在放置相關函數(shù)或過程到電路板及在希望使用的設計項目中使用線路板時比較靈活。但在 Verilog 環(huán)境中，函數(shù)及過程必須放在單獨的頭文件中 ，并且象在 C 語言中一樣包含在模塊中。 VHDL 超過 Verilog的一個領域是過程的并發(fā)處理方 式。這在 Verilog 中是作不到的。 VHDL 是對環(huán)境不敏感和自由格式語言。在以用戶為基礎的項目方面 Verilog 具有較高的能力，第二章 數(shù)碼鎖設計基礎