【文章內(nèi)容簡介】 為包含延時信息 (包括門延時和線延時 )。反標(biāo)文件含延時信息 , 使用標(biāo)準(zhǔn)格式 (SDF 格式 ) 表示。編程文件用于對器件編程下載。 （ 8) 時序仿真 : 是最接近真實情況的一種仿真 , 因為該仿真含所有的延時信息和約束信息 (約束信息包含在網(wǎng)表文件 2 中 )。時序仿真的輸入需要測試激勵、工藝庫門級單元模型、網(wǎng)表文件 2 和反標(biāo)文件。如果網(wǎng)表文件 2 中含有延時信息 , 則不需要反標(biāo)文件。時序仿真的結(jié)果跟延時關(guān)系極大。延時跟工藝有 關(guān) , 特別是深亞微米工藝 , 線延時大大超過門延時 , 所以總延時跟布局布線關(guān)系極大。如果仿真結(jié)果不對 , 要從約束、綜合、布局布線、 RTL 級代碼等環(huán)節(jié)上找原因 , 也可以借助時序分析工具找原因。 （ 9) 時序分析 : 使用 EDA 軟件的時序分析功能能夠分析所有時鐘的頻率、周期、關(guān)鍵路徑和其他所有時鐘路徑上的延時信息 , 進(jìn)行建立時間和保持時間分 10 析和輸入到輸出、輸入到寄存器、寄存器到輸出的延時分析等 , 從而可以找出不滿足時序關(guān)系的原因所在。時序分析是一個輔助功能 , 有時可以不做。 （ 10) 器件編程 : 指將適配后產(chǎn)生 的編程文件下載到 FPGA/PLD 器件中。下載的過程就是一個改寫器件內(nèi)邏輯結(jié)構(gòu)的過程 , 故稱之為編程。下載使用專用的編程器或者下載電纜。器件的編程接口一般使用 10 針 JTA G 插座。習(xí)慣上 , 對CPLD 器件的下載叫編程 , 對 FPGA 器件的下載叫配置。 CPLD 器件基于 EEPROM 工藝或者 FLA SH 工藝 , 掉電后信息不丟失。而 FGA P 器件基于 SRAM 查找表工藝 , 掉電后編程信息會丟失 , 在下次上電后需要重新加載編程文件。配置方式有多種模式 , 較常用的是 PS 模式 (調(diào)試時用 ) 和使用配置器件模 式 (產(chǎn)品中使用 ) , 它是使用一個 EPROM 型的配置芯片 , 先將編程數(shù)據(jù)燒寫到配置芯片中 , 配置芯片跟 FPGA 使用專用接口引腳相連。這樣 , 上電后配置芯片自動給 FPGA 加載編程數(shù)據(jù)。也可使用單片機(jī)進(jìn)行配置。 （ 11) 系統(tǒng)驗證 : 先將 FPGA 芯片在測試板上進(jìn)行功能驗證 , 然后再到實際系統(tǒng)中驗證。系統(tǒng)驗證通過后就可以在產(chǎn)品中使用。至此 , FPGA 芯片設(shè)計完成。 、硬件描述語言 VHDL VHDL 語言是一種用于電路設(shè)計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高 設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句 外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計的基本點。 11 底層嵌入功能單元： 底層嵌入功能單元是指那些通用程度較高的嵌入式功能模塊，比如PLL(phase Locked Loop)、 DLL(Delay Locked Loop)、 DSP、 CPU 等。本設(shè)計中用到了 PLL 嵌入式單元，該模塊單元是通過開發(fā)平臺的 IP 核生成器自動生成的（內(nèi)嵌專用硬核里的內(nèi)嵌專用硬核是有別于底層嵌入功能單元的，主要是指那些通用性相對較弱、不是所有 FPGA 器件都包括的硬核）。 與其他硬件描述語言相比， VHDL 具有以下特點： （ 1） 功能強大、設(shè)計靈活 VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路 級描述。VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計，這是其他硬件描述語言所不能比擬的。 VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。 （ 2） 支持廣泛、易于修改 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 （ 3） 強大的系統(tǒng)硬件描述能力 VHDL 具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 （ 4） 獨立于器件的設(shè)計、與工藝無關(guān) 設(shè)計人員用 VHDL 進(jìn)行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進(jìn)行設(shè)計的優(yōu)化。當(dāng)設(shè)計描述完成后，可以用多種不同 的器件結(jié)構(gòu) 12 來實現(xiàn)其功能。 （ 5） 很強的移植能力 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。 （ 6） 易于共享和復(fù)用 VHDL 采用基于庫（ Library）的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。 序列檢測器的設(shè)計特點及原理 （ 1）采用 FPGA 技術(shù)實現(xiàn)， 本創(chuàng)新型實驗使用現(xiàn)在先進(jìn)的熱門的 FPGA 技術(shù)作為設(shè)計和實現(xiàn)手段。 FPGA 作為新興的現(xiàn)代技術(shù)，在性能、速度、集成度，應(yīng)用靈活性等方面都遠(yuǎn)遠(yuǎn)優(yōu)越于 Asics，內(nèi)部資源豐富，從某種意義上說，新的電子系統(tǒng)運轉(zhuǎn)的物理機(jī)制又將回到原來的純數(shù)字電路結(jié)構(gòu)，但卻是一種更高層次的循環(huán)，它在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分，對 (Micro Chip Unit) MCU系統(tǒng)是一種揚棄，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多方面的特點。 （ 2）實現(xiàn)漢明碼編碼器和譯碼器的集成化芯片化，本設(shè)計將漢明碼的 編碼功能模塊和譯碼功能模塊集成于一體，實現(xiàn)功能的集成化，這為編碼譯碼功能的使用提供了方便。同時，實現(xiàn)了設(shè)計成品的芯片化，將其功能集成在芯片之上，擺脫了過去用實際邏輯和模擬電路來實現(xiàn)設(shè)計的傳統(tǒng)約束，功能的集成也提高了芯片資源的利用率。 （ 1）本實驗采用 (8,4)編碼即擴(kuò)展?jié)h明碼，擴(kuò)展?jié)h明碼實質(zhì)上是在原漢明碼 ,即 (7， 4)碼的基礎(chǔ)上，在每個碼組后面增加 1位偶監(jiān)督碼元，原漢明碼中碼重W=3的碼字 ,擴(kuò)展后變成碼重 W=4的碼字，故最小碼距也將由 d0=3 變?yōu)?d0=4。編碼方式如下表所示： 表 (8， 4)編碼方案位信息 數(shù)據(jù)位 1 2 3 4 5 6 7 8 代碼 P1 P2 D8 P3 D4 D2 D1 O 13 說明 第 1個漢明碼 第 2個漢明碼 第 1個數(shù)據(jù)碼 第 3個漢明碼 第 2個數(shù)據(jù)碼 第 3 個數(shù)據(jù)碼 第 4 個數(shù)據(jù)碼 偶監(jiān)督元 注： P 代表校驗位； D 代表數(shù)據(jù)位； O代表偶監(jiān)督元 （ 2）漢明碼編碼原理： (8,4)增余漢明碼全碼碼元數(shù) n=8，其中信息碼元數(shù) k=4.監(jiān)督碼元數(shù) d=4，其監(jiān)督矩陣為： 圖