【文章內(nèi)容簡(jiǎn)介】 路的數(shù)據(jù)率是 R/m， R 是串行輸入碼的數(shù)據(jù)率。 I/Q 信號(hào)發(fā)生器將每一個(gè) m 比特的字節(jié)轉(zhuǎn)換成一對(duì)（ pn， qn）數(shù)字，分成兩路速率減半的序列，電平發(fā)生器分 別產(chǎn)生雙極性二電平信號(hào) I(t)和 Q(t)，然后對(duì) coswct 和 sinwct進(jìn)行調(diào)制，相加后即得到 QPSK 信號(hào)。 QPSK 是一種頻譜利用率高、抗干擾性強(qiáng)的數(shù)調(diào)制方式 , 它被廣泛應(yīng)用于各種通信系統(tǒng)中 . 適合衛(wèi)星廣播。例如，數(shù)字衛(wèi)星電視 DVBS2 標(biāo)準(zhǔn)中，信道噪聲門(mén)限低至 4. 5 dB，傳輸碼率達(dá)到 45M bamp。ouml。s，采用 QPSK 調(diào)制方式，同時(shí)保證了信號(hào)傳輸?shù)男屎驼`碼性能。 QPSK 原理 QPSK 數(shù)字解調(diào)包括：模數(shù)轉(zhuǎn)換、抽取或插值、匹配濾波、時(shí)鐘和載波恢復(fù)等。 QPSK（四相移相鍵控 ）是一種常用的多進(jìn)制調(diào)制方式。其基本的調(diào)制原理是對(duì)輸入的二進(jìn)制序列，首先必須分組，每?jī)晌淮a元一組。然后根據(jù)組合情況，用載波的四種相位表征它們。 QPSK 信號(hào)實(shí)際上是兩路正交雙邊帶信號(hào)。解調(diào)原理是可以用平方環(huán)法或者用科斯塔斯環(huán)法（ COSTAS）從調(diào)制信號(hào)中分離出載波，進(jìn)行相桂林電子科技大學(xué)信息科技學(xué)院畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 第 3 頁(yè) 共 30 頁(yè) 干解調(diào)。用兩個(gè)正交的相干載波分別檢測(cè) A 和 B 兩個(gè)分量，然后還原成串行二進(jìn)制數(shù)字信號(hào)。 在實(shí)際的調(diào)諧解調(diào)電路中，采用的是非相干載波解調(diào)，本振信號(hào)與發(fā)射端的載波信號(hào)存在頻率偏差和相位抖動(dòng)，因而解調(diào)出來(lái)的模擬 I、 Q 基帶信號(hào)是帶有載波誤差的信號(hào)。這樣的 模擬基帶信號(hào)即使采用定時(shí)準(zhǔn)確的時(shí)鐘進(jìn)行取樣判決，得到的數(shù)字信號(hào)也不是原來(lái)發(fā)射端的調(diào)制信號(hào)，誤差的積累將導(dǎo)致抽樣判決后的誤碼率增大，因此數(shù)字 QPSK 解調(diào)電路要對(duì)載波誤差進(jìn)行補(bǔ)償，減少非相干載波解調(diào)帶來(lái)的影響。此外， ADC 的取樣時(shí)鐘也不是從信號(hào)中提取的，當(dāng)取樣時(shí)鐘與輸入的數(shù)據(jù)不同步時(shí)，取樣將不在最佳取樣時(shí)刻進(jìn)行所得到的取樣值的統(tǒng)計(jì)信噪比就不是最高，誤碼率就高，因此，在電路中還需要恢復(fù)出一個(gè)與輸入符號(hào)率同步的時(shí)鐘，來(lái)校正固定取樣帶來(lái)的樣點(diǎn)誤差，并且準(zhǔn)確的位定時(shí)信息可為數(shù)字解調(diào)后的信道糾錯(cuò)解碼提供正確的時(shí)鐘。校正辦 法是由定時(shí)恢復(fù)和載波恢復(fù)模塊通過(guò)某種算法產(chǎn)生定時(shí)和載波誤差，插值或抽取器在定時(shí)和載波誤差信號(hào)的控制下，對(duì) A/D 轉(zhuǎn)換后的取樣值進(jìn)行抽取或插值濾波，得到信號(hào)在最佳取樣點(diǎn)的值，不同芯片采用的算法不盡相同，例如可以采用據(jù)輔助法 (DA)載波相位和定時(shí)相位聯(lián)合估計(jì)的最大似然算法。 QPSK 特點(diǎn) 四相相移調(diào)制是利用載波的四種不同相位差來(lái)表征輸入的數(shù)字信息，是四進(jìn)制移相鍵控。 QPSK 是在 M=4 時(shí)的調(diào)相技術(shù)，它規(guī)定了四種載波相位，分別為 0176。， 90176。， 180176。， 270176。，調(diào)制器輸入的數(shù)據(jù)是二進(jìn)制數(shù)字序列，為 了能和四進(jìn)制的載波相位配合起來(lái)，則需要把二進(jìn)制數(shù)據(jù)變換為四進(jìn)制數(shù)據(jù)，這就是說(shuō)需要把二進(jìn)制數(shù)字序列中每?jī)蓚€(gè)比特分成一組，共有四種組合，即 00， 01，10， 11，其中每一組稱(chēng)為雙比特碼元。每一個(gè)雙比特碼元是由兩位二進(jìn)制信息比特組成，它們分別代表四進(jìn)制四個(gè)符號(hào)中的一個(gè)符號(hào)。 QPSK 中每次調(diào)制可傳輸 2 個(gè)信息比特，這些信息比特是通過(guò)載波的四種相位來(lái)傳遞的。解調(diào)器根據(jù)星座圖及接收到的載波信號(hào)的相位來(lái)判斷發(fā)送端發(fā)送的信息比特。 QPSK 應(yīng)用 QPSK 數(shù)字電視調(diào)制器采用了先進(jìn)的數(shù)字信號(hào)處理技術(shù)，完全符合 DVBS標(biāo)準(zhǔn)，接收端可直接用數(shù)字衛(wèi)星接收機(jī)進(jìn)行接收。它不但能取得較高的頻譜利用率，具有很強(qiáng)的抗干擾性和較高的性能價(jià)格比，而且和模擬 FM 微波設(shè)備也能很好的兼容。 QPSK 數(shù)字電視調(diào)制器在對(duì)數(shù)據(jù)流的處理上采用能量擴(kuò)散的隨機(jī)化處理、RS 編碼、卷積交織、收縮卷積編碼、調(diào)制前的基帶成形處理等，保證了數(shù)據(jù)的傳輸性能。 性能特點(diǎn)： 桂林電子科技大學(xué)信息科技學(xué)院畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 第 4 頁(yè) 共 30 頁(yè) (1)進(jìn)行原有的電視微波改造，可用 30M 帶寬傳送 5 至 8 套 DVD 效果的圖像； (2)用調(diào)頻微波的價(jià)格達(dá)到 MMDS 的效果，實(shí)現(xiàn)全向發(fā)射； (3)可進(jìn)行數(shù)字加密，對(duì)圖象絕無(wú) 任何損傷。 EDA 技術(shù)簡(jiǎn)介 EDA 技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié) 合起來(lái)，實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)： (1) 用軟件的方式設(shè)計(jì)硬件； (2) 用 軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成 ； (3) 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； (4) 系統(tǒng)可現(xiàn)場(chǎng)編程，在線(xiàn)升級(jí)； (5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此， EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 FPGA 和 CPLD 簡(jiǎn)介 CPLD 和 FPGA 都屬于可編程邏輯器件，是目前應(yīng)用最廣泛 的兩種可編程邏輯器件，其內(nèi)部連線(xiàn)結(jié)構(gòu)有所不同。 CPLD 和 FPGA 包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。 CPLD 邏輯門(mén)的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而 FPGA 通常是在幾萬(wàn)到幾百萬(wàn) 。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的 多。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。因此一個(gè)有關(guān)的重要區(qū)別是很多新的FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行 。 桂林電子科技大學(xué)信息科技學(xué)院畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 第 5 頁(yè) 共 30 頁(yè) FPGA 是現(xiàn)場(chǎng)可編程陣列（ Field Programmable Gate Array）的英文縮寫(xiě)，所謂現(xiàn)場(chǎng)可編程，是指用戶(hù)在自己的工作室內(nèi)編程。由于門(mén)陣列中的每個(gè)節(jié)點(diǎn)的基本器件是門(mén)，用門(mén)來(lái)組成觸發(fā)器進(jìn)而 構(gòu)成電路和系統(tǒng)，其互連遠(yuǎn)比 PLD 的與、或加觸發(fā)器的結(jié)構(gòu)復(fù)雜，所以再構(gòu)造時(shí)使用了單元結(jié)構(gòu)。即在陣列的各個(gè)節(jié)點(diǎn)上放的不再是一個(gè)單獨(dú)的門(mén)，而是用門(mén)、觸發(fā)器等做成的邏輯單元，或稱(chēng)邏輯元胞，并在各個(gè)單元之間預(yù)先制作了許多連線(xiàn)。所謂編程，就是安排邏輯單元與這些連線(xiàn)之間的連接關(guān)系，依靠連接點(diǎn)的合適配置，實(shí)現(xiàn)各邏輯單元之間的互連，所以嚴(yán)格地說(shuō)，F(xiàn)PGA 不是門(mén)陣列，而是邏輯單元陣列，它與門(mén)陣列只是在陣列結(jié)構(gòu)上相似而已。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門(mén)陣列（如 PAL， GAL及 CPLD 器件）相比， FPGA具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用 金屬連線(xiàn)互相連接或連接到 I/O 模塊。 FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及個(gè)模塊之間或模塊與 I/O間的連接方式 ,并最終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能 , FPGA 允許無(wú)限次的編程 . FPGA 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn) 采用 FPGA 設(shè)計(jì) ASIC 電路 (專(zhuān)用集成電路 )，用戶(hù)不需要投片生產(chǎn)，就能得到合用的芯片。 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系 統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，桂林電子科技大學(xué)信息科技學(xué)院畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 第 6 頁(yè) 共 30 頁(yè) FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不 同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 VHDL簡(jiǎn)介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language 超高速集成電路硬件描述語(yǔ)言）誕生于 1982 年，是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫(kù)（ LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)可編程的專(zhuān)用集成電路（ ASIC）的設(shè)計(jì)。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線(xiàn)比較復(fù)雜 ，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL 語(yǔ)言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。 本文是采用 VHDL 語(yǔ)言來(lái)完成系統(tǒng)硬件功能描述的。 VHDL 語(yǔ)言的特點(diǎn) 概括起來(lái) VHDL 語(yǔ)言有如下特點(diǎn)： (1) VHDL 具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。 VHDL 支持門(mén)級(jí)電路的描述，也支持以寄存器、存儲(chǔ)器、總線(xiàn)及運(yùn)算單元等構(gòu)成的寄存器傳輸級(jí)電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象的系統(tǒng)級(jí)電路的描述。 (2)VHDL 有良好的可讀性。它可以被計(jì)算機(jī)接受，也容易被讀者理解。用 VHDL書(shū)寫(xiě)的源文件，既是程序又是文檔 (3)VHDL 具有良好的可移植性。 VHDL 語(yǔ)言的優(yōu)勢(shì) (1)與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (2)VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬 。 桂林電子科技大學(xué)信息科技學(xué)院畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 第 7 頁(yè) 共 30 頁(yè) (3)VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 (4)對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 (5)VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 Quartus II 簡(jiǎn)介 Quartus II 是 MAX+Plus IIde 后續(xù)版本， Quartus II 是業(yè)內(nèi)第一個(gè)為 FPGA、 CPLD和結(jié)構(gòu)化 ASIC 開(kāi)發(fā)提供統(tǒng)一標(biāo)準(zhǔn)設(shè)計(jì)流程的設(shè)計(jì)工具， CPLD/FPGA 是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)， CPLD/FPGA 可以完成任何數(shù)字器件功能，設(shè)計(jì)者可以通過(guò)傳統(tǒng)原理圖輸入法（ GDF）或硬件描述語(yǔ)言設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)通過(guò)軟件仿真我們可以事先驗(yàn)證設(shè)計(jì)正確性，在 PCB 完成后還可以利用 CPLD 在線(xiàn)修改能力隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA工 具。常用的設(shè)計(jì)方法有硬件描述語(yǔ)言（ HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。這種方法的有點(diǎn)是直觀、便于理解、元器件庫(kù)資源豐富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL語(yǔ)言是 VHDL和 Verilog HDL。他們的共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分 與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向 ASIC的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛(ài)繪制出激勵(lì)波形與輸出波形， EDA 軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫(huà)出狀態(tài)轉(zhuǎn)移圖， EDA 軟件就能生成相應(yīng)的 HDL 代碼或原理圖，使用十分方便。 大致設(shè)計(jì)流程為：通過(guò)傳統(tǒng)原理圖輸入法（ GDF ）或硬件描述語(yǔ)言（ VHDL,AHDL）設(shè)計(jì)一個(gè)數(shù)字系統(tǒng) ——生成相應(yīng)的目標(biāo)文件程序，通過(guò)下載電纜將代碼下載到目標(biāo)芯片。 這與過(guò)去 傳統(tǒng)意義的電子設(shè)計(jì)大不相同。尤其表現(xiàn)在：傳統(tǒng)設(shè)計(jì)是自底向上的設(shè)計(jì)，合格產(chǎn)品的設(shè)計(jì)總要反復(fù)多次試驗(yàn)，次數(shù)主要取決于經(jīng)驗(yàn)而且必須制成成品才能進(jìn)行儀器測(cè)量。因此現(xiàn)代 EDA 縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。 桂林電子科技大學(xué)信息科技學(xué)院畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 第 8 頁(yè) 共 30 頁(yè) Quartus II 特點(diǎn) Quartus II 的特點(diǎn)在以下幾個(gè)方面有突出的表現(xiàn)： (1) 領(lǐng)先的草坪綠地、 FPGA 和結(jié)構(gòu)化 ASIC 設(shè)計(jì)技術(shù)。 Quartus II 軟件提供了最全面的 FPGA、 CPLD 和結(jié)構(gòu)化 ASIC 設(shè)計(jì)流程， PowerPlay 功耗分析和優(yōu)化技術(shù)以及其他的新特性和增強(qiáng)技術(shù)。 Quartus II 在高密度 FPGA 設(shè)計(jì)、低成本 FPGA 設(shè)計(jì)和 CPLD 設(shè)計(jì)具有最佳的性能表現(xiàn)。 (2) 獨(dú)到的設(shè)計(jì)流程支持。在 Quartus II 中， I/O 的分配和確認(rèn)可以在前段完成，這樣就可以盡早開(kāi)始設(shè)計(jì) PCB?；谀K設(shè)計(jì)流程的 LogicLock流程第一次在 FPGA的設(shè)計(jì)中引入了高效的團(tuán)隊(duì)合作方法，使系統(tǒng)集成更容易和靈活。 Quartus II 可以支持所有目前流行的 EDA 工具驚醒 FPGA 設(shè)計(jì)，通過(guò)命令行和工具命令語(yǔ)言（ TCL）腳本與第三方 EDAgongju 進(jìn)行接口。 (3) 先進(jìn)的系統(tǒng)設(shè)計(jì)和 IP 集成環(huán)境。利用軟件中的 SOPC Builder 工具，還有可選的 DPS Builder 工具，以及 Altera 和其合作伙伴提供的豐富