【文章內容簡介】 頂層文件 編譯完成 交通燈控制器的頂層設計文件后就可下載至 EDA6000 實驗平臺進行硬件電路驗證。 3 程序調試驗證 在編譯完成后，要用到 EDA6000 實驗箱對程序進行模擬硬件電路驗證。首先將EDA6000 實驗箱與計算機相連，然后打開與 EDA6000 實驗箱配套的偉福 6000 軟件，點擊連接 EDA 實驗開發(fā)系統(tǒng)后，看到實驗箱上的數碼管全亮后， EDA6000 實驗箱 便 與計算機連接上了。 在下面的介紹中，都綜合運用到了 Quartus II 軟件和偉福 EDA6000 實驗開發(fā)系統(tǒng) 。 3． 1 引腳 鎖定 下載驗證的第一步就是在 Quartus II 軟件中選擇好相應的 PLD 器件，并將其 引腳 鎖定。本次用到的 是 實驗箱上自帶的芯片 EPM7128S。 在偉福 6000 中選擇好數碼管用于倒計時顯示和 LED 燈用于交通燈顯示，并為其設定好 I/O 口。本次設計中，我將 I/O 口 00?I/O 口 06 連接到用于顯示個位倒計時的數碼管， I/O 口 08?I/O 口 14 連接到顯示十位倒計時的數碼管。由于西面和 東面、南面和北面的交通燈顯示是一樣的，所以選擇東面和北面的交通，共 6 盞用于與 I/O 口 15?I/O口 20 相連。連接完成后如圖 11 所示。 第 12 頁 共 26 頁 圖 11 在偉福 6000 的 I/O 引腳 定義菜單下查看各 I/O 口對應的 引腳 ，最后在 Quartus II 的Assignment 下拉菜單下選擇 Pins，彈出 引腳 鎖定菜單，在 Location 中輸入各部分所對應的 引腳 。 兩個數碼管的 引腳 out[0] ?out[13]分別定義為： 4 50、 4 5 5 5 5 55 60、 6 6 6 65。 6 個交通燈 d[0] ?d[5]分別定義為 6 6 6 70、 7 76。clk 與 83 腳外部晶振連接。 完成引腳鎖定后再次進行設計電路的編譯。 3． 2 程序下載 將 引腳 鎖定后，點擊 Quartus II 中的 Programmer 對程序進行下載。 在 Mode 下拉菜單中選擇 JTAG 模式（該模式是 EPM7128S 系列的下載模式），并在Programmer/Configure 下打鉤，點擊 Start,在 Progress 的藍條進行到 100％時，下載完成。 3． 3 程序調試 下載完成后，點擊偉福 6000 上的 啟動 /暫停 按鈕，程序啟動。 啟動后觀察實驗箱上的各部分運行正常，交通燈控制電路的四種顯示狀態(tài)都能完好的呈現。 交通燈控制器的硬件驗證如圖 12 所示。 圖 12 交通燈控制器的硬件驗證圖 第 13 頁 共 26 頁 根據觀察，任務書中所要求實現的各項功能在 EDA6000 實驗平臺上都得以實現?？梢哉f以上程序是無誤的，根據該程序完全可以設計出與之相配的外部硬件電路。 4 硬件電路實現 在 EDA6000 實驗開發(fā)系統(tǒng)上完成 硬件電路 驗證 后，便可著手于基于 PCB 板的硬件電路設計。 在著手設計之前，先要對所設計電路做一個大概的規(guī)劃。首先要對市面上大 量的 PLD芯片進行選擇，找到合適的芯片，其次是查閱芯片資料，對該芯片有個全面的了解，掌握其工作環(huán)境和各 引腳 的作用，完成一個最小系統(tǒng)的設計。然后根據設計所要求的外部顯示功能，完成一個外圍電路的設計。最后將這兩部分連接起來。 4． 1 PLD 芯片的選擇 目前的 PLD 芯片主要由 ALTERA， Lattice， Xilinx 等公司生產。針對市面上 PLD 芯片眾多，本著熟悉、簡單、易用等原則，我選擇了 ALTERA 公司生產的 EPM7128SLC8415這塊芯片。 EPM7128SLC8415 是 ALTERA 公司生產的 MAX7000S 系列中的一塊。選擇這塊芯片的原因有三點，首先，該芯片是市面上最常見的 PLD 芯片，在大學期間 有過 很多的接觸， 有 在 EDA6000 實驗箱上使用 的經驗 ，對其各方面功能有一定的了解。再次，該芯片的為 ALTERA 公司的產品，為同是該公司生產的 Quartus II 綜合性 PLD 開發(fā)軟件 支持，不必因為選用其他公司的產品而另外學習使用一套軟件和編程語言。最后， 由于該芯片使用廣泛，在圖書館和網絡上都有很多關于它的資料，方便 參考 和 學習。 通用 PLD 芯片 EPM7128SLC84－ 15 型號標識 對 EPM7128SLC8415 的 型號標識 做以下簡要介紹。 （ 1） EP。 EP 代表的是 ALTERA 公司的產品 ，該公司的產品一般都以 EP 開頭， 代表可重復編程。 （ 2） M。 M 代表的是 ALTERA 公司的 MAX 系列 CPLD 產品 。 （ 3） 7 為產品系列號，即屬于 MAX7000S。 （ 4） 128。 表示改芯片的 邏輯宏單元數 為 128。 （ 5） LC 表示采用 PLCC 封裝（ Plastic Leaded Chip Carrier，塑料方形扁 平封裝）。 （ 6） 8415，表示該芯片有 84 個引腳， 引腳間延時為 15ns。 EPM7128SLC84 的性能指標及特點 EPM7128SLC84 是 Altera 公司開發(fā)的 CPLD 器件，屬于 MAX 7000S 系列。在高集成度 PLD 器件中， MAX 7000S 系列是速度最快的類型之一，它內部為第二代MAX(Multiple Array Matrix)結構。除了集成度高的優(yōu)點外，器件內部單元 (cell)之間的連接采用連續(xù)的金屬線，這種互連結構為單元之間提供了固定的、短時延的信號通道，從 第 14 頁 共 26 頁 而消除了內部延時的難以預測性，并有效地提高了芯片資源的利用效率。 EPM7128SLC84 是基于 EEPROM 的可編程 CMOS 器件，其主 要性能指標為： （ 1） 外部引腳數目為 84，內部等效門數為 2500 左右； （ 2） 內部有 128 個邏輯宏單元 (Macrocell)，每 16 個宏單元組成一個 邏輯 陣列塊 (LAB)， 每個邏輯陣列塊對應 8 個 I/O 引腳； （ 3） 除通用 I/O 引腳外， EPM7128SLC84 有兩個全局時鐘、一個全局使能 和 一個全局 清零輸入 ； （ 4） 器件最高計數頻率為 ，內部互連延時為 1ns。 EPM7128SLC84 的主要特點為： （ 1） 支持通過 JTAG 口進行 5V 電壓的在片編程； （ 2） 宏單元的工作速率和功耗可編程選擇，用戶可決 定每一個宏單元的 工 作模式 —— 選擇一般模式或是節(jié)能模式 (功耗降低 50%或更多，但延時加大 ) （ 3） 宏單元的觸發(fā)器有獨立的清零、預置、時鐘和時鐘使能控制，可通過編程進行設置 ； （ 4） 器件的引腳輸出可設置，有以下三種選項： ① 多電平 I/O 接口，通過硬件設置可使引腳輸出支持 5V 或 兩種電平； ② 輸出回轉速率 (SlewRate)控制，用戶可決定每一 I/O 引腳的輸出回轉速率，大回轉速率縮小了信號通道的延時，但有可能加大瞬態(tài)躁聲； ③ 集電極開路選擇。 （ 5） 具有一個完善、友好的軟件環(huán)境支持器件開發(fā)， Altera 公司的 EDA 軟 件 Quartus II 集成了設計文件編輯、編譯、仿真、時序分析和器件編程等各項功能，并能直接控制器件內部宏單元或輸出引腳的設置； （ 6） Altera 的硬件描述語言與 CPLD 硬件結合緊密，并且提供優(yōu)化的 Megafunction函數庫，支持靈活地描述各類常用復雜電路，如計數器、鎖相環(huán)等。 EPM7128SLC84 的內部結構 EPM7128SLC84 是 Altera 公司開發(fā)的 CPLD 器件，屬于 MAX 7000S 系列 。其內部由五類模塊組成，分別為宏單元、擴展乘積項、邏輯陣列塊、可編程互連 陣列 (PIA)和 I/O控制塊。 宏單元是 EPM7128SLC84 的基本元素，每個宏單元由組合電路和一個可編程觸發(fā)器組成。組合電路最多可有 20 個乘積項，宏單元本身提供 5 個，其他 15 個來自于本邏輯塊內其他宏單元提供的并行擴展乘積項，同時宏單元還輸出一個共享擴展乘積項，邏輯塊內的并行擴展乘積項和共享擴展乘積項組成擴展乘積項。觸發(fā)器能通過編程設置為 D、T、 JK 和 RS 四種類型，數據端既可來自于組合電路的輸出，也可為 I/O 引腳的直接輸入，觸發(fā)器的時鐘、清零、預置和使能等均可編程控制，其中時鐘、清零端的信號均有全局信 號和組合電路輸出兩種來源。 第 15 頁 共 26 頁 每個邏輯陣列塊 LAB 由 16 個宏單元組成， LAB 的輸入信號包括：從器件內部的公共總線 —— 可編程互連陣列 PIA 反饋來的 36 路信號；兩路全局時鐘和一路全局清零信號；直接從 I/O 引腳輸入的 8 路信號。 LAB 之間通過 PIA 相連， PIA 內的信號通道其延時是固定的，不存在積累效應。 宏單元的輸出經 I/O 控制塊送至 I/O 引腳， I/O 控制塊控制每一個 I/O 引腳的工作模式，決定其為輸入、輸出或是雙向引腳，并決定其三態(tài)輸出的使能端控制。 圖 13 為MAX7000S 系列的內部結構圖。 圖 13 MAX7000S 內部結構圖 4． 2 EPM7128SLC84 最小系統(tǒng) 各 引腳 功能 在熟悉 EPM7128SLC84 的各項性能和特點后，在制作最小系統(tǒng)前，先將各 引腳 功能做一個簡單的介紹。芯片 引腳 分布圖如 14 所示。 （ 1） VCCNT、 VCCI/O、 GND。 VCCNT 與＋ 5V電源相連接， GND 與地極相連接。I/O 口電源 VCCIO 的連接要考慮實際的需要。 EPM7128S 芯片為 VCCIO 提供了兩種電平的選擇，＋ 5V 和＋ 。 VCCIO 可以 VCCNT 一樣與 +5V 電源連接，也可單獨與＋ 電 源連接。電平選擇由具體電路需要而定，當其與多少伏電源連接時， I/O 口的輸出電流也大致為多少伏。 （ 2