【文章內(nèi)容簡(jiǎn)介】 的嵌入式系統(tǒng)的核心往往是一個(gè)只有幾 K 到幾十 K 微內(nèi)核，需要根據(jù)實(shí)際的使用進(jìn)行功能擴(kuò)展或者裁減，但是由于微內(nèi)核的存在，使得這種擴(kuò)展能夠非常順利的進(jìn)行。 一般而言，嵌入式系 統(tǒng)的構(gòu)架可以分成四個(gè)部分：處理器、存儲(chǔ)器、輸入輸出（ I/O）和軟件（由于多數(shù)嵌入式設(shè)備的應(yīng)用軟件和操作系統(tǒng)都是緊密結(jié)合的，在這里我們對(duì)其不加區(qū)分，這也是嵌入式系統(tǒng)和 Windows 系統(tǒng)的最大區(qū)別）。 嵌入式片上系統(tǒng) （ System On Chip） 是目前嵌入式應(yīng)用領(lǐng)域的熱門話題之一。 SOC 最大的特點(diǎn)是成功實(shí)現(xiàn)了軟硬件無(wú)縫結(jié)合，直接在處理器片內(nèi)嵌入操作系統(tǒng)的代碼模塊。而且 SOC 具有極高的綜合性，在一個(gè)硅片內(nèi)部運(yùn)用 VHDL等硬件描述語(yǔ)言，實(shí)現(xiàn)一個(gè)復(fù)雜的系統(tǒng)。用戶不需要再像傳統(tǒng)的系統(tǒng)設(shè)計(jì)一樣，繪制龐大復(fù)雜的電路板， 一點(diǎn)點(diǎn)的連接焊制，只需要使用精確的語(yǔ)言，綜合時(shí)序設(shè)計(jì)直接在器件庫(kù)中調(diào)用各種通用處理器的標(biāo)準(zhǔn)，然后通過(guò)仿真之后就可以直接交付芯片廠商進(jìn)行生產(chǎn)。由于絕大部分系統(tǒng)構(gòu)件都是在系統(tǒng)內(nèi)部，整個(gè)系統(tǒng)就特別簡(jiǎn)潔，不僅減小了系統(tǒng)的體積和功耗，而且提高了系統(tǒng)的可靠性，提高了設(shè)計(jì)生產(chǎn)效率。 MPEG Layer 3 MP3 全稱是 動(dòng)態(tài)影像專家壓縮標(biāo)準(zhǔn)音頻層面 3（ Moving Picture Experts Group Audio Layer III）。 是當(dāng)今較流行的一種數(shù)字音頻編碼和有損壓縮格式，它設(shè)計(jì)用來(lái)大幅度地降低音頻數(shù)據(jù)量， 而對(duì)于大多數(shù)用戶來(lái)說(shuō)重放的音質(zhì)與最初的不壓縮音頻相比沒(méi)有明顯的下降。它是在 1991 年由位于德國(guó)埃爾朗根的研究組織 FraunhoferGesellschaft 的一組工程師發(fā)明和標(biāo)準(zhǔn)化的。 xx 大學(xué)學(xué)士學(xué)位論文 4 簡(jiǎn)單的說(shuō)， MP3 就是一種音頻壓縮技術(shù)，由于這種壓縮方式的全稱叫MPEG Audio Layer3，所以人們把它簡(jiǎn)稱為 MP3。 MP3 是利用 MPEG Audio Layer 3 的技術(shù)，將音樂(lè)以 1:10 甚至 1:12 的壓縮率，壓縮成容量較小的 file，換句話說(shuō)，能夠在音質(zhì)丟失很小的情況下把文件壓縮到更小的程度。而且還非常好的保 持了原來(lái)的音質(zhì)。正是因?yàn)?MP3 體積小，音質(zhì)高的特點(diǎn)使得 MP3 格式幾乎成為網(wǎng)上音樂(lè)的代名詞。每分鐘音樂(lè)的 MP3格式只有 1MB 左右大小，這樣每首歌的大小只有 3～ 4 兆字節(jié)。使用 MP3播放器對(duì) MP3 文件進(jìn)行實(shí)時(shí)的解壓縮（解碼），這樣，高品質(zhì)的 MP3 音樂(lè)就播放出來(lái)了。 MP3 是一個(gè)數(shù)據(jù)壓縮格式。 MP3 音頻可以按照不同的位速進(jìn)行壓縮，提供了在數(shù)據(jù)大小和聲音質(zhì)量之間進(jìn)行權(quán)衡的一個(gè)范圍 。 它丟棄掉脈沖編碼調(diào)制（ PCM）音頻數(shù)據(jù)中對(duì)人類聽(tīng)覺(jué)不重要的數(shù)據(jù)（類似于 JPEG 是一個(gè)有損圖像壓縮），從而達(dá)到了小得多的文件大小。在 MP3 中 使用了許多技術(shù)其中包括心理聲學(xué)以確定音頻的哪一部分可以丟棄。 國(guó)內(nèi)外文獻(xiàn)綜述 目前軟硬件協(xié)同設(shè)計(jì)領(lǐng)域的研究十分活躍， Berkeley， Princeton 等著名大學(xué)有專門的研究小組進(jìn)行相關(guān)研究，在電子設(shè)計(jì)領(lǐng)域權(quán)威的學(xué)術(shù)會(huì)議， DAC （ Design Automation Conference） 和 ICCAD 上每年都有相當(dāng)篇幅的論文涉及軟硬件協(xié)同設(shè)計(jì)，每年 ACM 還召開軟硬件協(xié)同設(shè)計(jì)的專門會(huì)議 CODES。主要EDA 廠家 （ Candence， ALTERA） 目前已 經(jīng)推出部分支持軟硬件協(xié)同設(shè)計(jì)的工具，并將軟硬件協(xié)同設(shè)計(jì)作 為下一代的系統(tǒng)級(jí) EDA 工具的關(guān)鍵技 術(shù)。嵌入式產(chǎn)品開發(fā)中已經(jīng)有許多軟硬件協(xié)同設(shè)計(jì)技術(shù)的成功應(yīng)用實(shí)例。 國(guó)外相關(guān)研究 ： CASTLE（ Code sign and Synthesis Tool Environment）由德國(guó)信息技術(shù)國(guó)家研究中心系統(tǒng)設(shè)計(jì)研究所開發(fā)。該環(huán)境支持軟硬件協(xié)同設(shè)計(jì)流程和嵌入式系統(tǒng)的快速模板制作，系統(tǒng)描述采用細(xì)粒度的程序設(shè)計(jì)語(yǔ)言 C，同時(shí)也支持硬件描述語(yǔ)言 Verilog 和 VHDL，這些描述可進(jìn)行仿真和性能分析，以支持系統(tǒng)綜合的決策。 有關(guān)協(xié)同仿真的研究項(xiàng)目中， Berkeley 大學(xué)的 Ptolemy 是最有影響的。Ptolemy 系統(tǒng)的特色在于它是一個(gè)異構(gòu)的模擬環(huán)境，提供對(duì)于多種模型（數(shù)據(jù)流、離散事件、有限狀態(tài)機(jī)等）的描述和模擬手段，并可以在一個(gè)仿真應(yīng)用中采用不同的仿真模型。 Ptolemy 的擴(kuò)展性很好，在 Ptolemy 中有許多 C++語(yǔ)言開發(fā)的域 （ Domain） 和節(jié)點(diǎn) （ Star） 作為仿真的構(gòu)件，用戶可以編寫新的域和節(jié)點(diǎn)，并構(gòu)造自己的仿真模型。軟硬件協(xié)同仿真可看作異構(gòu)仿真的一種， Ptolemy己經(jīng)應(yīng)用于嵌入式系統(tǒng)的算法層和體系結(jié)構(gòu)層描述和驗(yàn)證。 早期的軟硬件協(xié)同設(shè)計(jì)工具僅僅支持協(xié)同驗(yàn)證，大多數(shù)工具都只有在體系結(jié)構(gòu)層設(shè)計(jì)基本完成后才能仿真硬件和軟件模塊的相互作用。目前的發(fā)展趨勢(shì)是采用 SBE（ Simulation Based Design） 的思想，用仿真技術(shù)支持劃分和協(xié)同調(diào)試、分析，以便加快設(shè)計(jì)進(jìn)程。微處理器是嵌入式系統(tǒng)的核心，可仿真的微處 xx 大學(xué)學(xué)士學(xué)位論文 5 理器模型是這些仿真工具的重要組成部分，但大部分工具將微處理器模型看作是不可變的。 國(guó)內(nèi)的研究狀況 ： 軟硬件協(xié)同設(shè)計(jì)作為系統(tǒng)級(jí)設(shè)計(jì)的支持技術(shù)，理論上和技術(shù)上還在不斷地發(fā)展和完善中。研究研發(fā)功能強(qiáng)大的軟硬件協(xié)同設(shè)計(jì)平臺(tái)，是這一技術(shù)逐漸走向成熟的標(biāo)志，而基于 FPGA 實(shí)現(xiàn)的 Sopc 技術(shù)，比 基于ASIC 實(shí)現(xiàn)的 SoC 技術(shù)提供了一種更靈活而成本低廉的系統(tǒng)級(jí)芯片設(shè)計(jì)方式。國(guó)內(nèi)外都在研發(fā)支持 Sopc 技術(shù)的軟硬件協(xié)同設(shè)計(jì)平臺(tái)。在國(guó)內(nèi)，這方面的研究研發(fā)已展開并取得了初步的成果。北京大學(xué)計(jì)算機(jī)系楊芙清院士和程旭教授等人，已研發(fā)成功國(guó)內(nèi)第一個(gè)微處理器軟硬件協(xié)同設(shè)計(jì)平臺(tái)；上海嵌入式系統(tǒng)研究所研發(fā)的基于 FPGA 實(shí)現(xiàn)處理器的 ECNUX 研發(fā)平臺(tái)， 版本已完成，功能強(qiáng)大的 版本正在研發(fā)過(guò)程中。在不久的將來(lái)，隨著軟硬件協(xié)同設(shè)計(jì)技術(shù)研究的深入，支持 FPGA 設(shè)計(jì)實(shí)現(xiàn)的功能強(qiáng)大的軟硬件協(xié)同設(shè)計(jì)平臺(tái)將會(huì)出現(xiàn)，并加速推進(jìn)嵌 入式系統(tǒng)的設(shè)計(jì)研發(fā)進(jìn)程。 論文研究?jī)?nèi)容 本文研究的主要內(nèi)容是基于 Nios II 的 MP3 播放器的設(shè)計(jì)與實(shí)現(xiàn)。本文對(duì)軟硬件協(xié)同的相關(guān)技術(shù)進(jìn)行了 研究， 并體現(xiàn)于設(shè)計(jì)中。設(shè)計(jì)中 具體研究了軟硬件的系 統(tǒng)描述、軟硬件劃分、軟硬件綜合等方面的技術(shù)，并在此基礎(chǔ)上設(shè)計(jì)了一個(gè) MP3 播放器方案。 在研究的基礎(chǔ)上提出了基于 Nios II（ SOPC） 的軟硬件協(xié)同設(shè)計(jì)、軟硬件協(xié)同劃分的方法和基于 Nios II 的軟硬件協(xié)同的開發(fā)流程。 xx 大學(xué)學(xué)士學(xué)位論文 6 第 2章 SOPC 技術(shù) 及軟硬件協(xié)同方案 FPGA 器件基本原理 PLD（ Programmable Logic Device）是可編程邏輯器件的總稱，早期多采用EEPROM 工藝，基于乘積項(xiàng)（ Product Term）結(jié)構(gòu)。 FPGA（ Field Programmable Gate Array）是指現(xiàn)場(chǎng)可編程門陣列，多為 SRAM 工藝，基于查找表 （ Look Up Table） 結(jié)構(gòu)， FPGA 在掉電后信息即丟失，所以每次上電后需對(duì) FPGA 進(jìn)行重新加載，要外掛配置用的 EEPROM。在上電的時(shí)候，由 EEPROM 內(nèi)自行啟動(dòng)的加載時(shí)序把數(shù)據(jù)流加入 FPGA 中，對(duì)其內(nèi)部邏輯進(jìn)行配置。而對(duì)基于EEPROM 工藝的 CPLD 來(lái)說(shuō)，則不存在這樣的問(wèn)題， 在數(shù)據(jù)下載芯片后，掉電后也不會(huì)丟失，唯一的缺點(diǎn)是 CPLD 芯片數(shù)據(jù)擦寫次數(shù)往往有限，對(duì)產(chǎn)品開發(fā)階段的技術(shù)設(shè)計(jì)人員要求較高。 FPGA 的特點(diǎn)有： 1. 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合 適 的芯片。 2. FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3. FPGA 內(nèi)部有豐富的觸發(fā)器 I/O 引腳。 4. FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 采用高速 CHMOS 工藝，功耗低，可以與 CMOS， TTL 電平兼容。查找表 （ Lookuptable） 簡(jiǎn)稱 LUT，它本質(zhì)上是一個(gè) RAM，目前 FPGA 中多使用 4 輸入的 LUT， 所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的 16*1 的RAM。當(dāng)用戶通過(guò)原理圖或 HDL 語(yǔ)言描述一個(gè)邏輯電路以后， FPGA 開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有結(jié)果，并把結(jié)果事先寫入 RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算相當(dāng)于輸入一個(gè)地址進(jìn)行查表，找出相應(yīng)地址，然后輸出即可。 現(xiàn)在 PLD 中已經(jīng)廣泛嵌入 RAM/ROM， FIFO 等存儲(chǔ)模塊，有的 PLD 里還內(nèi)嵌了 DSP 模塊，如 Xilinx 的 VertexII 器件系列中就嵌入了 DSP，將來(lái)的 PLD還要嵌入多種功能模塊，可以實(shí)現(xiàn)各種復(fù)雜的操作和運(yùn)算。 Sopc 設(shè)計(jì)技術(shù) 現(xiàn)代集成電路制造工藝的改進(jìn)，使得在一個(gè)芯片上集成幾十萬(wàn)甚至上百萬(wàn)個(gè)邏輯門成為可能。但如此大規(guī)模的電路設(shè)計(jì)是不可能由一個(gè)或幾個(gè)設(shè)計(jì)工程師來(lái)完成而不出錯(cuò)。利用結(jié)構(gòu)化，層次化的設(shè)計(jì)方法，一個(gè)大型的數(shù)字電路設(shè)計(jì)首先根據(jù)設(shè)計(jì)的目標(biāo)和規(guī)范劃分為若干個(gè)較小的功能模塊，分別交由不同的設(shè)計(jì)工程師進(jìn)行設(shè)計(jì)。這就允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)一個(gè)系統(tǒng)中的不同模塊，且底層的設(shè)計(jì)可以用其上一層的行為級(jí)設(shè)計(jì)進(jìn)行仿真驗(yàn)證。這稱為自頂向下 xx 大學(xué)學(xué)士學(xué)位論文 7 （ TOPDOWN） 的設(shè)計(jì)方法 如圖 21 所示 。 系 統(tǒng) 級(jí) 設(shè) 計(jì)模 塊 A 模 塊 B 模 塊 C模 塊 A 1模 塊 A 2 模 塊 A 3 模 塊 C 1 模 塊 C 2 模 塊 C 3 圖 21 TOPDOWN 設(shè)計(jì)方法 自頂向下 是 一種逐步求精的設(shè)計(jì)程序的過(guò)程和方法。對(duì)要完成的任務(wù)進(jìn)行分解，先對(duì)最高層次中的問(wèn)題進(jìn)行定義、設(shè)計(jì)、編程和測(cè)試，而將其中未解決的問(wèn)題作為一個(gè)子任務(wù)放到下一層次中去解決。這樣逐層、逐個(gè)地進(jìn)行定義、設(shè)計(jì)、編程和測(cè)試，直到所有層次上的問(wèn)題均由實(shí)用程序來(lái)解決，就能設(shè)計(jì)出具有層次結(jié)構(gòu)的程序 。 按 照 自頂向下的方法設(shè)計(jì)時(shí) ， 設(shè)計(jì)師首先 要 對(duì)所設(shè)計(jì)的系統(tǒng)有一個(gè)全面的理解 。 然后從頂層開始 ,連續(xù)地逐層向下分解 ， 直 到系統(tǒng)的 所有模塊都小到便于掌握為止 。 “自頂向下”的正向設(shè)計(jì)步驟：首先需要進(jìn)行行為設(shè)計(jì)，要確定該 VLSI 芯片的功能、性能及允許的芯片面積和成本等。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)芯片的特點(diǎn)，將其分解為接口清晰，相互關(guān)系明確，盡可能簡(jiǎn)單的子系統(tǒng)，得到一總體結(jié)構(gòu)。這結(jié)構(gòu)可能包括有算術(shù)運(yùn)算單元，控制單元，數(shù)據(jù)通道，各種算法狀態(tài)機(jī)等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。顯然，同一功能塊可以由多種邏輯設(shè)計(jì)加以實(shí)現(xiàn)。 在這一步中， 盡可能采用規(guī)則結(jié)構(gòu)來(lái)實(shí)現(xiàn)和利用已經(jīng)過(guò) 考驗(yàn)的邏輯單元或模塊。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)換成電路 圖。在很多情況下，這是需進(jìn)行硬件仿真的，以最終確定邏輯設(shè)計(jì)的正確性。最后是將電路圖轉(zhuǎn)換成版圖，進(jìn)行所謂的版圖設(shè)計(jì)。自頂向下的設(shè)計(jì)從系統(tǒng)級(jí)開始，將整個(gè)數(shù)字系統(tǒng)劃分為幾個(gè)較小模塊，然后這些模塊又分別細(xì)分為更小的模塊，直到可以用基本元件來(lái)實(shí)現(xiàn)為止。這種設(shè)計(jì)方法的優(yōu)點(diǎn)在于每一層的分解全 都 經(jīng)過(guò)優(yōu)化，優(yōu)化的目標(biāo)可能是工作速度、芯片面積、芯片成本或它們的組合，但每次劃分并不考慮分解后得到什么樣的單元，以及得到的單元是否是已存在的單元。 xx 大學(xué)學(xué)士學(xué)位論文 8 “自底向上”的正向設(shè)計(jì)：是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計(jì)，在單元精心設(shè)計(jì)后逐步 向上進(jìn)行功能塊，子系統(tǒng)設(shè)計(jì)以至到最終的系統(tǒng)總成。自底向上的設(shè)計(jì)在某種意義上講可以看作上述從頂向下設(shè)計(jì)的逆過(guò)程。 在正向設(shè)計(jì)時(shí)，也往往有把“自頂向下”和“自底向上”兩者結(jié)合起來(lái)完成一個(gè)芯片設(shè)計(jì)的。 對(duì)于逆向設(shè)計(jì)，無(wú)論是“自頂向下”或是“自底向上”，開始版圖解剖，電路圖提取和功能分析這幾步都是必需的，在這以后才分成不同的處理。 Sopc 的設(shè)計(jì)過(guò)程是一項(xiàng)非常復(fù)雜且極具挑戰(zhàn)性的工作，沒(méi)有一套有效的設(shè)計(jì)方法很難保證芯片的正確、高效。 Sopc 設(shè)計(jì)方法的研究所影響的不僅僅是集成電路領(lǐng)域，它還會(huì)對(duì)集成電路以外的領(lǐng)域產(chǎn)生深遠(yuǎn)的 影響，這是由集成電路的基礎(chǔ)作用決定的。 SOPC 設(shè)計(jì)有 3 個(gè)大的研究領(lǐng)域 ： IP 核生成與復(fù)用技術(shù)、 軟硬件協(xié)同設(shè)計(jì)技術(shù) （ Hardware software CoDesign） ， 超深亞微米 （ Very Deep SubMicron） 集成電路設(shè)計(jì)技術(shù)。每個(gè)研究領(lǐng)域包含一系列的子課題。 SOPC 技術(shù)研究的主要內(nèi)容 如圖 22 所示 。 S O P C 設(shè) 計(jì) 技 術(shù)軟硬件協(xié)同技術(shù)超深亞微米技術(shù)I P核復(fù)用與生成技術(shù)軟硬件劃分軟硬件協(xié)同綜合軟硬件協(xié)同模擬時(shí)延驅(qū)動(dòng)邏輯技術(shù)時(shí)序綜合技術(shù)基于I P的系統(tǒng)設(shè)計(jì)技術(shù)多I P系統(tǒng)的測(cè)試與驗(yàn)證I P設(shè)計(jì)技術(shù)接口綜合