【文章內(nèi)容簡介】 er_constants 最大能力進行綜合。 tcl 語句如下： pile map high 輸出時序報告。 tcl 語句如下： rc ../output/ 輸出網(wǎng)表。 tcl 語句如下： write f verilog hier o ../lst/ 輸出綜合數(shù)據(jù)文件。 tcl語句如下： write f ddc hier o ../output/ 輸出延時文件。 tcl語句如下： write_sdf version ../output/ 輸出面積文件。 tcl語句如下： 沈陽理工大學專業(yè)方向課程設(shè)計報告 10 report_area ../output/ 綜合文件 首先在家目錄下建立 dcLab 作為本次實驗 dc 的操作主目錄。在 dcLab 目錄下，建立設(shè)計存放目錄如 code、約束文件目錄如 constrn、輸出 網(wǎng)表文件目錄 ntlst、報告輸出目錄 rpt、 log 文件目錄 log、 dc 啟動目錄 work，等等。 在綜合前需要準備以下幾個文件，以便使軟件可以正常工作。 . 文件即啟動項文件： 在這個文件中，需要將所用到的庫單元文件的路徑和電路設(shè)計文件所存放的路徑寫入，以便軟件在工作時能夠找到這些文件并正確識別，本設(shè)計將它存放在 work 目錄下。 文件： 因為本次課程設(shè)計所使用電路描述語言為 verilog HDL 語言，所以至少需要將頂層TOP 設(shè)計文件、功能電路的 設(shè)計文件，即準備好一個正確可用的設(shè)計，以便用于約束綜合，本設(shè)計將 文件存放在 code 目錄下。 Tcl 語句文件： 在本次課程設(shè)計中使用的是命令界面，使用 Tcl 語言進行操作，所以需要準備好相應(yīng)的 Tcl 命令，以便對設(shè)計進行約束綜合等相應(yīng)操作，本設(shè)計將它存放在 constrn 目錄下。 庫文件： 本設(shè)計采用的是 tsmc 公司的 標準單元庫的所有文件，存放在目錄：/opt/eda/designKit/下面。 綜合環(huán)境 /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/synopsys/dc2021/libraries/syn/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/synopsys/dc2021/libraries/syn/ /opt/eda/synopsys/dc2021/libraries/syn/ 沈陽理工大學專業(yè)方向課程設(shè)計報告 11 綜合過程 綜合流程 按照所定義的電路的測量特征所要達到的目標， Design Compiler綜合一個電路并將其放入目標庫中，這樣可以生成適用于你的計算機輔助設(shè)計工程（ CAE）工具的原理圖或網(wǎng)表。 綜合的過程如下： ? 讀入設(shè)計及其子設(shè)計 ? 設(shè)置頂層的設(shè)計特性參數(shù) ? 設(shè)置實際 時序和面積目標參數(shù) ? 執(zhí)行 check_design驗證設(shè)計，識別并且更正錯誤 ? 進行 Design Compiler優(yōu)化 綜合流程如下： 設(shè)置啟動項文件 → 讀入源代碼 → 鏈接，設(shè)計檢查 → 時序路徑約束 → 編譯綜合 → 結(jié)束 綜合操作過程 首先打開 Linux 中命令終端。進入以準備好的 . 文件所在路徑。執(zhí)行命令，打開 Design Compiler。進入 Tcl 命令界面，命令如下： cd dcLab /work dc_shellt 運行后，讀入文件將在終端得到如下圖圖 界面，即已 經(jīng)進入 DC 的 Tcl 命令界面。 沈陽理工大學專業(yè)方向課程設(shè)計報告 12 圖 Design Compiler 的 Tcl命令界面 因為已經(jīng)將所要使用的 Tcl 語句準備好并形成文件，所以可以使用 source 命令來講Tcl 命令全部讀入并執(zhí)行。命令如下： source 這里我們逐一運行命令，運行后，將在終端得到如下界面，即已經(jīng)進入約束綜合過程。 沈陽理工大學專業(yè)方向課程設(shè)計報告 13 4 布局布線 文件準備 同所有的 EDA 工具一樣， Encounter 在進行設(shè)計之前也要準備文件。一般必須要有時序文件 lib、 SI 工具 CeltIC 進行信號完整性分析的 cdb 文件、用于 RC 提取的電容表文件 capTbl、綜合工具輸出的門級綜合網(wǎng)表、定義工藝的版圖交換文件 LEF（ Library Exchange Format）、時序約束的 sdc（ Synthesis Design Constraints）文件、 PAD 位置約束的 io 文件。其中經(jīng)過 Design Compiler 對其進行綜合后獲得了網(wǎng)表文件 以及約束文件 ， pad 約束的 io 文件需要手工書寫。 這里， I/O PAD 已經(jīng)在綜合前添加進入網(wǎng)表中，所以在布局布線前只需在網(wǎng)表中的頂層模塊 下加入電源 PAD 和拐角連接 PAD，就行了如下圖所示。 圖 在網(wǎng)表中加入電源 PAD 和拐角連接 PAD 布局布線過程 首先打開 Linux 中命令終端，進入啟動 Encounter 的工作目錄，執(zhí)行命令，打開 Encounter。 SOC Encounter 軟件正常啟動后按照以下流程操作： 1) Design_import，讀入設(shè)計所需要的庫文件和設(shè)計文件； 2) FloorPlan，對整個版圖進行布局規(guī)劃； 3) Global Net Connection，把標準單元，電源 PAD 等版圖中用到的 cell 的 pin 和電源的 一一對應(yīng)起來； 4) Add Power Rings，添加 core 的電源環(huán)和地環(huán)，在數(shù)字標準單元區(qū)域的周圍放置power ring，用于提供數(shù)字部分的電源和地； 5) Add Stripes，用于在芯片中插入一些橫的豎的電源線，保證供電； 沈陽理工大學專業(yè)方向課程設(shè)計報告 14 6) Special Route (SRoute)，把標準單元的電源以及給 core 供電的電源 pad 和 core 電源環(huán)連接起來； 7) Placement Blockage，在電源的 Stripes 和 Routing 的 blockage 的地方放置一些blockage，防止在這些地方； 8) Placement，放置標準單元； 9) Trail Routing，進行初步的布線，布線完成進行 setup time 的時序分析和優(yōu)化； 10) Create Clock Tree，為大扇出的時鐘線布時鐘樹，完成建立時鐘樹后進行 hold time時序分析和優(yōu)化； 11) NanoRoute，細節(jié)優(yōu)化布線，是 encounter 的最強大工具，用于細節(jié)、優(yōu)化布線。 12) SI，對信號有噪聲線進行修補和優(yōu)化； 完成以上操作后得到版圖如下。 圖 日歷電路的版圖 沈陽理工大學專業(yè)方向課程設(shè)計報告 15 物理驗證 這里物理驗證主要是通過 Encounter 的 Verify 進行幾何規(guī)則檢查（ Verify Geometry）、連線的連接性（ Verify Connectivity）和金屬密度檢查（ Verify Metal Destiny）。 幾何規(guī)則檢查的報告如下。 圖 幾何規(guī)則檢查報告 沈陽理工大學專業(yè)方向課程設(shè)計報告 16 連線的連接性檢查報告如下。 圖 連線的連接性檢查報告 因為剛完成的版圖金屬密度過低，所以要添加對電路沒有影響的金屬填充物，添加完 Matel Filler 后，金屬密度報告如下。 沈陽理工大學專業(yè)方向課程設(shè)計報告 17 圖 金屬密度檢查 報告 5 后仿真 本設(shè)計采用的后仿真工具同樣是 Modelsim。從之前的布局布線中導(dǎo)出電路的網(wǎng)表（ *.v）和延時文件（ *.sdf），并構(gòu)建測試平臺和激勵，在測試平臺中通過加入以下句子就會在仿真時引用延時文件： initial $sdf_annotate(, dcLabTop)。 后仿真結(jié)果如圖 。 沈陽理工大學專業(yè)方向課程設(shè)計報告 18 圖 后仿真圖 6 總結(jié) 做這個課設(shè)我就想，按步驟一步一步走吧。從資料收集，到邏輯分析，再到編寫程序，時序仿真到最后的上板子實現(xiàn)。一步一步自己慢慢摸索，有時候看到 別人做的比我快，就比較煩躁（當時還有考試），想問一下別人吧，同寢室的還忙這自己的，而且他們業(yè)沒詳細的看過我的程序，半桶水業(yè)不好給我建議。到最后還是我自己解決，于是我明白了有些事靠別人不靠譜。 這次實驗我做的很慢，不過還是做出來了，成就感還是有的，畢竟這是大學第一次最正式的挑戰(zhàn)。 總的來說，這次課設(shè)是比較難，也比較有收獲的一次。它讓我明白了做事必須持之以恒。 沈陽理工大學專業(yè)方向課程設(shè)計報告 19 參考文獻 [1] Jan ， Anantha Chandrakasan， Borivoje .電 子工業(yè)出版社， [2] 李剛強，田斌，易克初 . FPGA 設(shè)計中關(guān)鍵問題的研究 [J]電子技術(shù)應(yīng)用， 2021（ 6） [3] 杜慧敏 基于 Verilog 的 FPGA 設(shè)計基礎(chǔ) 西安電子科技大學出版社， 2021,2 [4] 鄒其洪 EDA 技術(shù)實驗教程 中國電力出版社， 2021,2 [5] 江國強 基于 EDA 技術(shù)與應(yīng)用 電子工業(yè)出版社 2021,2 沈陽理工大學專業(yè)方向課程設(shè)計報告 20 附錄 A：頂層設(shè)計源代碼 module dcLabTop( PULS1, PULS2, PULS3, CHOSE, CLK, SEG_REG, LED_SEL, RSTN)。 // input PULS1。 input PULS2。 input PULS3。 input CHOSE。 output[7:0] SEG_REG。 input CLK。 output[2:0] LED_SEL。 input RSTN。 // wire PULS1。 wire PULS2。 wire PULS3。 wire CHOSE。 wire[7:0] SEG_REG。 wire CLK。 wire[2:0] LED_SEL。 wire RSTN。 // wire puls1c。 wire puls2c。 wire puls3c。 wire chosec。 wire[7:0] seg_regc。 wire clkc。 wire[2:0] led_selc。 wire rstnc。 // PDIDGZ puls1(.PAD(PULS1), .C (puls1c))。 沈陽理工大學專業(yè)方向課程設(shè)計報告 21 PDIDGZ puls2(.PAD(PULS2), .C (puls2c))。 PDIDGZ puls3(.PAD(PULS3), .C (puls3c))。 PDIDGZ chose(.PAD(CHOSE), .C (chosec))。 PDIDGZ clk(.PAD(CLK), .C (clkc))。 // PDO04CDG segreg_0 (.I(seg_regc[0]), .PAD(SEG_REG[0]))。 PDO04CDG segreg_1 (.I(seg_regc[1]), .PAD(SEG_REG[1]))。 PDO04CDG segreg_2 (.I(seg_regc[2]), .PAD(SEG_REG[2]))。 PDO04CDG segreg_3 (.I(seg_regc[3]), .PAD(SEG_REG[3]))。 PDO04CDG segreg_4 (.I(seg_regc[4]), .PAD(SEG_REG[4]))。 PDO04CDG segreg_5 (.I(seg_regc[5]), .PAD(SEG_REG[5]))。 PDO04CDG segreg_6 (.I(seg_regc[6]), .PAD(SEG_REG[6]))。 PDO04CDG segreg_7 (.I(seg_regc[7]), .PAD(SEG_REG[7]))。 // PDO04CDG led