電工電子綜合實ⅱ多功能數(shù)字計時器實驗報告(編輯修改稿)
2025-03-12 08:22 本頁面
【文章內(nèi)容簡介】 1 0 1 0 0 0 1 1 1 1 1 1 1 8 1 1 0 1 0 0 1 1 1 0 0 1 1 1 9 的小數(shù)點引腳懸空，故計時和譯碼顯示部分電路如下圖九（以秒位為例）： 圖八：計時和譯碼部分電路圖 清零電路 以圖九中秒位計時和譯碼電路為 例，圖中 1 片 CD4518所集成的兩個計數(shù)器。一個為個位計數(shù)器，另一個為十位計數(shù)器。引腳 9 始終接高電平，引腳 10 接由 CD4040 所輸出的 1Hz的時鐘信號，每當時鐘信號出現(xiàn)下降沿則計數(shù)器加 1。接通時鐘信號后，輸出端引腳Q3Q2Q1Q0開始計數(shù)。當輸出為 1001 時需要對十位進位，也就是說，此時需要給控制十位計數(shù)的集成電路一個下降沿。考慮 Q3 端當且僅當輸出由 1001變?yōu)?0000 時出現(xiàn)下降沿，于是直接將 Q3 端作為十位計數(shù)器的輸入時鐘信號。在接收到第 6 個下降沿信號后，十位輸出端將由 0101 變?yōu)?0110。此時，需要對其進 行清零?？紤]電路清零模塊，使用兩個與非門（圖中空置的輸入端為清零輸入端）。當 CD4518 的 4 號引腳和 5 號引腳同時輸出 1 時十位被清零。這就使得其在短暫輸出 0110 后立即被清零成 0000。同時考慮當且僅當十位輸出由 0101經(jīng)過短暫的 0110變?yōu)?0000時 Q2輸出一個下降沿，于是利用其通過校分電路向分鐘位進位。 然而本次實驗還要求提供整體任意時刻清零的功能，則可以設計一個開關 K2，使得當開關閉合時所有 4518 的清零端都接高電平，此時即可以實現(xiàn)整體清零目的。 該部分電路采用 74LS00 兩輸入端四與非門進行設計， 74LS00 是一種十分常見的集成電路，其中集成了 4 個與非門。其引腳圖如下： 圖九： 74LS00 引腳圖 清零部分電路如下圖十所示： 圖十：清零電路 校分電路 校分電路要求設計一個開關 K1，當開關打到計數(shù)擋時，計數(shù)器正常計數(shù)，當開關打到校分檔時計數(shù)器可以快速校分，同時秒計數(shù)停止。同時校分電路應具有防顫抖功能。 為使分計數(shù)器可以不受到秒計數(shù)器的進位脈沖的限制，所以校分時選通較快的 2HZ 的校分信號進行快速校分，同時還要切斷 1HZ 的脈沖，使校分的同時秒計數(shù)器停止工 作。校分電 路是通過控制分計數(shù)器的時鐘脈沖信號頻率來對分的進行校正的。當不需要校分時，分的時鐘信號由正常的計數(shù)器秒的十位提供的脈沖信號控制。 此電路防顫抖的原理在于：當開關在兩種狀態(tài)之間轉換時，由于機械振動，在很短的時間中會在高低電平之間來回波動，相應的產(chǎn)生幾個上升沿。如果直接將開關的輸出端直接連接至分個位的時鐘的話，這些上升沿將導致它瞬間跳變幾個數(shù)值。因此，為了解決輸出端翻轉的問題，該部分電路引入了 D 觸發(fā)器，來避免翻轉問題的發(fā)生。在加上 D 觸發(fā)器之后，由于在沒有時鐘上升沿的時候，輸出信號保持，而其時鐘頻率相對 與顫抖頻率是很小的，也就是說在開關顫抖過程中觸發(fā)器的輸出是不變的，從而避免了分計數(shù)器數(shù)值的跳變。 校分電路部分的設計主要運用 74LS74 集成電路來實現(xiàn)，現(xiàn)將 74LS74 集成電路的功能簡單介紹如下： （ 1） 74LS74 集成電路 74LS74 集成電路是一種 D觸發(fā)器。其引腳圖如圖十一所示： 圖十一： 74LS74 引腳圖 由圖可見，每片 74LS74 中集成了兩個 D 觸發(fā)器。由于電路中只需要用到一個 D 觸發(fā)器，故假設用到 74LS74中的 1 號觸發(fā)器。由其功能表可知，當 CP 端接入時鐘， SD 和 RD端接入高電平， D 端接入輸入信號時，在每個時鐘的下降沿時刻輸出 Q 都輸出與輸入 D 相同的電平，輸出相反的電平。 74LS74 的功能表如下： 輸入 輸出 CP RD SD D 清零 0
法律信息相關推薦
鄂ICP備17016276號-1