【文章內(nèi)容簡介】 3 9. 已知 系統(tǒng)的狀態(tài)方程為：??? ? ???1222211 )1(yy yyyy?? ，其中 )0(,)0( 21 ?? yy ，請構(gòu)建該系統(tǒng)的仿真模型，并用 XY Graph 模塊觀察 21,yy 相軌跡。 原理圖： 參數(shù)配置 。 [Sum] List of signs: |+ 其他默認 [integrator] Initial condition: [integrator1] Initial condition: 14 結(jié)果： 10. CD74HC00仿真（數(shù)字電 路） 15 實現(xiàn)方法： 這里就是四個與非門的實現(xiàn)，利用 Logical Operator 模塊做出四個與非門，還要再和 Vcc 和 Gnd 相與，再輸出。然后用 Subsystem 封裝成子系統(tǒng)即可； 原理圖： (1)、封裝前的原理圖 16 （ 2）、分裝后的測試原理圖 17 結(jié)果： 分析： 前兩路分別為產(chǎn)生“ 1100”和“ 0101”的脈沖發(fā)生器的波形，后四路波形則分別為四個與非門的輸出； 可以看到，四路輸出信號與輸入信號均符合與非邏輯的關系，符合 7400 的真值表， 18 設計正確！ 11． 2FSK 信號的生成與接收濾波 要求： 1) 產(chǎn)生 二進制 [0， 1]隨機信號波，信號波特率為 1000B 2) 對此信號進行 2FSK 調(diào)制， f1=1500Hz, f2=3050Hz 3) 加入高斯白噪聲 4) 在接收端進行帶通濾波 5) 抽樣速率為 20KHz. 6) 觀察濾波前后信號的波形和頻譜。 實現(xiàn)方法： 利用 Bernoulli Binary Generator 模塊產(chǎn)生隨機信號； 利用 Sine Wave 模塊產(chǎn)生 f1=1500Hz, f2=3050Hz 的載波，結(jié)合 Switch 模塊進行2FSK 調(diào)制； 利用 AWGN Channel 模塊構(gòu)建高斯白噪聲信道，其參數(shù)設置為：信噪比： 10dB，輸入信 號功率： 1W； 利用 Digital Filter Design 設計帶通濾波器，分別為 1500Hz 和 3050Hz 濾波 然后利用相干解調(diào)，在將兩個載波相加，用符號函數(shù)判決出原信號。 原理圖： （ 、 ） 參數(shù)設計： [Sine Wave]: Frequency:1500 Hz 其他：默認 [Sine Wave 1]: Frequency:3050 Hz 其他：默認 [Bernoulli Binary Generator] Sample time:1/1000 其他：默認 [Switch]: Threshoid:1/2 其他：默認 [AWGN Channel] SNR:10 db Power:1W 其他：默認 [Digital Filter Design ] Bandpass。 Fs:20kHz Fstop1: Fpass1:: Fstop2:2KHz Fpass:: 其他：默認 [Digital Filter Design 1 ] 19 Bandpass。 Fs:20kHz Fstop1: Fpass2:: Fstop2: Fpass2:4KHz: 其他：默認 調(diào)制的原理圖： 20 調(diào)制加解調(diào)的原理圖： 結(jié)果： 頻譜圖： 21 調(diào)制、解調(diào)的波形圖： 22 結(jié)果分析：原信號經(jīng)過 2FSK調(diào)制，經(jīng)過噪聲信道，再進行濾波、相干解調(diào)，最后又恢復出原信號，結(jié)果符合題目要求，系統(tǒng)設計正確！濾波器等相關設備的參數(shù)也設置恰當！實驗成功！ 12. 創(chuàng) 建一個簡單的離散多速率系統(tǒng)：單位階躍信號經(jīng)過具有不同速率的采樣后分別用作兩個離散傳遞函數(shù)的輸入。這兩個離散傳遞函數(shù)有相同的有理分式 ??zz ，但采樣時間和時間偏置二元對分別設為 [1 , ]和 [ , 0]。要求：觀察這兩個離散傳遞函數(shù)的輸出有什么不同；用不同的顏色標幟不同采樣速率系統(tǒng)。（通信系統(tǒng)） 原理圖： 23 結(jié)果 二、模擬數(shù)字電路仿真實驗 (一 ) 數(shù)字邏輯電路基礎 熟悉常用邏輯單元的特性，學會運用基本邏輯單元（與、或、非、異或、 RS 觸發(fā) 器、D 觸發(fā)器、 JK 觸發(fā)器等），修改參數(shù)、增減輸入 /輸出端。 (二 ) 組合邏輯電路仿真 24 設計二 /四線譯碼器 實現(xiàn)方法： 利用 Logic Operator 模塊實現(xiàn)非門和與非門； 利用 Pulse Generator 模塊產(chǎn)生 0101 和 0011 序列碼，用來檢驗設計出的子系統(tǒng)。 原 理 圖 ： 封裝前原理圖： 25 結(jié)果及分析 26 分析： 當 !EN端置 0時，此時，隨著第二、三兩路信號輸入的不同，作為輸出端的 Y0,Y1,Y2,Y3依次輸出低電平，符合真值表要求，證明設計的子系統(tǒng)工作正常。 27 分析 ：當 !EN 端置 1 時，子系統(tǒng)沒有被使能。此時，作為輸出端的 Y0,Y1,Y2,Y3 沒有隨著輸入 A0， A1 作出相應變化，而是一直輸出高電平，證明設計的子系統(tǒng)工作正常。設計正確！ 設計四選一數(shù)據(jù)選擇器 能仿真測試，并設計成子系統(tǒng)元件 實現(xiàn)方法： 利用的模塊同上； 地址信號用 Pulse Generator 產(chǎn)生； D0 到 D3 也由 Pulse Generator 模塊產(chǎn)生，為了區(qū)分各路信號，將其信號周期依次設置為 , , 和 秒。 28 原理圖 結(jié)果及分析： 29 前兩路分別為輸入信號，組合產(chǎn)生 00， 01， 10， 11 的地址信號；第四到第七這四路信號為 D0 到 D1，它們的頻率各不相同；最后一路為輸出信號； 可以看出，隨著輸入的地址信號的變化，輸入一次輸出該地址信號對應的信號。子系統(tǒng)設計成功！！ (三 ) 時序邏輯電路仿真 設計四位二進制計數(shù)器（帶置位和清零） 實現(xiàn)方法： 利用 JK 觸發(fā)器和邏輯門構(gòu)成之。