eda多功能彩燈課程設(shè)計(jì)-工藝夾具(編輯修改稿)
2025-02-24 06:24 本頁面
【文章內(nèi)容簡介】 5亮， LED0、 LED LED LED LED LED LED1 LED14 亮， LED0、 LEDLED LED LED LED LED1 LED13 亮， LED LED LED LED LED 5 LED1 LED1 LED15 亮， LED LED LED LED LED LED LED1 LED1LED15 亮， LED LED LED LED LED1 LED1 LED1 LED15 亮， LED0、LED LED LED LED LED LED LED11 亮， LED15 和 LED7 不亮其它亮，LED1 LED14 和 LED LED7 不亮其它亮， LED1 LED1 LED13 和 LED LEDLED5 不亮其它亮， LED1 LED1 LED1 LED12 和 LED LED LED LED4不亮其它亮。 彩燈燈亮的的秩序可以通過在對時(shí)鐘脈沖計(jì)數(shù)控制，用十六進(jìn)制計(jì)數(shù)器循環(huán)計(jì)數(shù)，來讓某一個(gè)燈在某個(gè)瞬間亮，然后再通過外部按鍵來控制選擇第幾組的燈亮情況，用另一個(gè)按鍵來控制選擇燈閃爍的頻率快慢。用記數(shù)器的輸出依次訪問存儲(chǔ)器的各地址單元，將存儲(chǔ)的彩燈控制信息通過數(shù)據(jù)總線依次輸出，控制彩燈周期性有序變化。整個(gè)系統(tǒng)大體上分為三個(gè)部分，即可以實(shí)現(xiàn)四種分頻的頻率計(jì)、四選一多路選擇器、控制彩燈顯示的十六進(jìn)制計(jì)數(shù)器。多功能彩燈設(shè)計(jì)需要先把各個(gè)小部分用 VHDL 語言編寫，然后再畫原理圖調(diào)出各個(gè)部分，再連接好電路，編譯成功后， 將各個(gè)管腳與實(shí)驗(yàn)箱上的對應(yīng)管腳鎖定，確認(rèn)無誤后，再將實(shí)驗(yàn)圖裝入實(shí)驗(yàn)箱，查看彩燈顯示結(jié)果。 第 三 章 .各個(gè)模塊的設(shè)計(jì) 四種分頻的分頻計(jì) ⑴ VHDL 語言 LIBRARY IEEE。USE 。 USE 。ENTITY FENPIN IS PORT( CLK :IN STD_LOGIC。 a,b,c,d:OUT STD_LOGIC)。END。 ARCHITECTURE bhv OF FENPIN IS SIGNAL CLK2,CLK4,CLK8:STD_LOGIC。 BEGIN U1: PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN CLK2 = NOT CLK2。 END IF。 END PROCESS。 二分頻 6 U2: PROCESS(CLK2) BEGIN IF CLK239。EVENT AND CLK2=39。139。 THEN CLK4 = NOT CLK4。 END IF。 END PROCESS。 四分頻 U3: PROCESS(CLK4) BEGIN IF CLK439。EVENT AND CLK4=39。139。 THEN CLK8 = NOT CLK8。 END IF。 END PROCESS。 八分頻 a = CLK8。 b = CLK4。 c = CLK2。d =CLK。 END bhv。 ⑵ 時(shí)序仿真圖 在時(shí)鐘上升沿的時(shí)候開始實(shí)現(xiàn)分頻， d是直接時(shí)鐘輸出， c是二 分頻輸出， b是四分頻輸出， a是八分頻輸出。 ⑶ 原理圖 外接時(shí)鐘信號(hào)輸入，四種頻率輸出， A端八分頻輸出， B端四分頻輸出， C端二分頻輸出， D端原信號(hào)輸出。 ⑴ VHDL 語言 LIBRARY IEEE。USE 。 ENTITY mux41a IS PORT (a,b,c,d:IN STD_LOGIC。 S:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Y:OUT STD_LOGIC )。END ENTITY mux41a。 ARCHITECTURE bhv OF mux41a IS BEGIN PROCESS(a,b,c,d,s) BEGIN IF s=0000 THEN Y = a?？刂菩盘?hào)輸入 0，輸出狀態(tài)為 a ELSIF s=0001 THEN Y = b。 控制信號(hào)輸入 1，輸出狀態(tài)為 b 7 ELSIF s=0010 THEN Y = c?？刂菩盘?hào)輸入 2，輸出狀態(tài)為 c ELSE Y = d。 控制信號(hào)輸入其它，輸出狀態(tài)為 d END IF。END PROCESS。END ARCHITECTURE bhv。 ⑵ 時(shí)序仿真圖 當(dāng) S 為 “0000” 時(shí)，輸出狀態(tài)為 a，當(dāng) S 為 “0001” 時(shí)，輸出狀態(tài)為 b，當(dāng) S為“0010” 時(shí)，輸出狀態(tài)為 c，當(dāng) S為其它時(shí)，輸出狀態(tài) ⑶ 原理圖 通過 S 來選擇輸入信號(hào)的頻率， S接實(shí)驗(yàn)箱上的鍵 1。 控制彩燈顯示花樣的綜合十六進(jìn)制計(jì)數(shù)器 ⑴ VHDL 語言 LIBRARY IEEE。USE 。 USE 。ENTITY CUNT16 IS PORT( CLK: IN STD_LOGIC。 K2:IN STD_LOGIC_VECTOR
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