動態(tài)時鐘配置下的soc低功耗管理(編輯修改稿)
2025-04-05 21:22 本頁面
【文章內(nèi)容簡介】 不同的解決方案。從芯片的系統(tǒng)級（architecture）角度考慮，有低功耗總線設(shè)計、低功耗存儲系統(tǒng)設(shè)計、低功耗時鐘網(wǎng)絡(luò)設(shè)計、開發(fā)系統(tǒng)的休息模式、時鐘門控等技術(shù)；從芯片的行為級（RTL）角度考慮，有信號門控、預(yù)前計算、操作數(shù)分離、狀態(tài)機優(yōu)化、并行和流水結(jié)構(gòu)等技術(shù)；從芯片的門級（gate）角度考慮，有緩沖插入、提取因子、單元縮放、管腳交換、相位配置等技術(shù)[4]。從越高的抽象層次去考慮功耗問題，芯片功耗優(yōu)化的幅度就越顯著。 本文所提出的基于動態(tài)配置時鐘的S
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1