【正文】 形式的波形方程的數(shù)學表達式產(chǎn)生。函數(shù)波形發(fā)生器具有連續(xù)的相位變換和頻率穩(wěn)定性等優(yōu)點，不僅可以模擬各種復雜信號，還可對頻率、幅值、相移、波形進行動態(tài)及時的控制，并能夠與其它儀器進行通訊，組成自動測 試系統(tǒng)，因此被廣泛用于自動控制系統(tǒng)、振動激勵、通訊和儀器儀表領域。徐州工程學院畢業(yè)設計 (論文 ) I 基于 FPGA 的函數(shù)信號發(fā)生器設計 摘要 函數(shù)信號發(fā)生器是各種測試和實驗過程中不可缺少的工具 ， 在通信、測量、雷達、控制、教學等領域應用十分廣泛。在 70 年代前，信號發(fā)生器主要有兩類：正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標準波形，產(chǎn)生其它波形時，需要采用較復雜的電路和機電結(jié)合的方法。從而促進了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計算機語言的飛速發(fā)展也對任意波形發(fā)生器軟件技術起到了推動作用。 ROM 設計 ROM 的初始化文件設計，利用 MegaWizard PlugIn Manager 定制正弦信號數(shù)據(jù) ROM。 直接數(shù)字頻率合成方式 徐州工程學院畢業(yè)設計 (論文 ) 5 DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復始地將波形數(shù)據(jù)依次發(fā)送給 D/A 轉(zhuǎn)換器轉(zhuǎn)換成相應的模擬信號。而這些足以抵消其所有優(yōu)點。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準確度的不同頻率。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。波形 ROM 示意圖如圖 25 所示。 CLB 是實現(xiàn)各種邏輯功能的基本單元，包括組合邏輯，時序邏輯， RAM 及各種運算功能 。 FPGA 工作狀態(tài) FPGA 是由存放在片內(nèi) RAM 中的程序來設 置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。被動方式由外部計算機或控制器控制配置過程， CPLD 器件以及為 FPGA 器件提供配置信息的專用配置器件通常采用這種編程方法?，F(xiàn)在， Verilog HDL 已經(jīng)成為數(shù)字系統(tǒng)設計的首選語言，并成為綜合、驗證和布局布線技術的基礎。 ：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。 ，并將它們鏈接起來生成編程文件。在圖 31 中設當文本 框內(nèi)設置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。 徐州工程學院畢業(yè)設計 (論文 ) 16 圖 33 乘法器 新建 Block Diagram/Schematic File 并添加模塊電路 Quartus II 軟件里選擇 File→New 打開新建文件夾對話框，選擇 Block Diagram/Schematic File，單擊 OK，即建立了一 個空的頂層模塊。用 FPGA可以非常方便的實現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進行電路的修改。相位累加器高 8 位作為地址進行 ROM 表查詢，本設計 ROM 表中存儲正弦數(shù)據(jù)，用于生成正弦波形， ROM 表中也可存儲其它波形數(shù)據(jù)，生成任意波形。此信號用 3 位二進制表示， 當 max位高電平的時候進行放大，相仿的情況下位縮小。 AR。 徐州工程學院畢業(yè)設計 (論文 ) 21 V C Cc lk IN P U TV C Crs t n IN P U TV C CLOAD IN P U TV C Cs et [ 1. . 0] IN P U TV C Cm ax _m in IN P U TV C Cs et _f udu[ 2. . 0] IN P U TV C CF C W [ 31 . . 0] IN P U Tda t a_ ou t [ 10 . . 0]O U T P U Taddr[ 8. . 0] w av e[ 7. . 0]rom _s inins t 3ad dr[ 8. . 0] w av e[ 7. . 0]juc hiins t 6ad dr[ 8. . 0] w av e[ 7. . 0]s an jiaoins t 7ad dr[ 8. . 0] w av e[ 7. . 0]s qu areins t 8s in[ 7. . 0]s anjiao[ 7. . 0]juc hi[ 7. . 0]f angbo[ 7. . 0]s et [ 1. . 0]dat a[ 7. . 0]s etins t 2m ax _m ins et [ 2. . 0]da t a[ 7. . 0]da t a_ ou t [ 10 . . 0]t iao f uins t 4c lkrs t nda t a[ 31 . . 0]ad d[ 8. . 0]da t a_ ou t [ 31 . . 0]df f 32ins tc lkrs t nLOADF C W [ 31 . . 0]D AT A[ 31 . . 0]reg _f c wins t 5f c w [ 31. . 0]dat a[ 31. . 0]addr_out [ 31. . 0]addrins t 10 圖 39 系統(tǒng)整體原理圖 徐州工程學院畢業(yè)設計 (論文 ) 22 4 系統(tǒng)模塊設計及仿真 頻率寄存器模塊設計 該模塊主要功能是鎖存頻率控制字， LOAD 信號上升沿到來時刻，鎖存頻率控制字，將頻率控制字送入 DDS 模塊，進行相位累加，實現(xiàn)頻率合成，確定輸出波形頻率。累加器高十位輸出同時送入鋸齒波發(fā)生模塊，生成鋸齒波 和三角波模塊 。其中，正弦波采用查找表法產(chǎn)生其基本波形。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。 圖 31 指定項目目錄、名稱和頂層實體 ，執(zhí)行默認操作，單擊 Next 按鈕。 。 ：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設計好的邏輯安放到 PLD/FPGA 內(nèi)。它還具有器件管腳間的時延和時序檢查功能。將前述方式進行不同組合可得到 5 種配置方式：主動串行（ AS）、被動串行（ PS）、被動并行同步（ PPS）、被動并行異步（ PPA）和邊界掃描（ JTAG）方式。加電時， FPGA芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成以后， FPGA 進入工作狀態(tài)。 IOB 是芯片外部引腳數(shù)據(jù)與內(nèi)部進行數(shù)據(jù)交換的接口電路。波形存儲器的輸出送到 D/A 轉(zhuǎn)換 器， D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號。間接頻率合徐州工程學院畢業(yè)設計 (論文 ) 6 成又稱鎖相頻率合成，采用鎖相環(huán)路 (PLL)技術對頻率進行四則運算，產(chǎn)生所需頻率。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器 中的波形數(shù)據(jù)即可。 程序控制輸出方式 計算機根據(jù)波形 的函數(shù)表達式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給D/A 轉(zhuǎn)換器，合成出所需要的波形。 VXI 資源結(jié)合。這種情況，主要表現(xiàn)為兩個突出問題，一是通過電位器的調(diào)節(jié)來實現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定 值；二是脈沖的占空比不可調(diào)節(jié)。 本文在探討函數(shù) 信號 發(fā)生器幾種實現(xiàn)方式的基礎上，采用直接數(shù)字頻率合成（ DDS）技術實現(xiàn)函數(shù)信號發(fā)生器。 本課題的目的是研究函數(shù)信號發(fā)生器的設計方法，克服傳統(tǒng)方法的缺點， 用 更好的方法設計出比較復雜的調(diào)頻、調(diào)幅功能的 函數(shù) 信號發(fā)生器。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。 本設計的主要工作 本文在廣泛收集相關資料的基礎上，對直接數(shù)字頻率合成技術進行了深入研究，采用可編程邏輯器件完成了本次設計。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。缺點是直接合成由于使用了大量硬 件設備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。這種合成技術具有相對帶寬很寬，頻率切換時間短 (ns 級 )，分辨率高 (uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質(zhì)量的頻率源。相位累加器結(jié)構(gòu)如圖 24 所示。可見， DDS 基于累加器相位控制方 式給它帶來了微步進的優(yōu)勢。 徐州工程學院畢業(yè)設計 (論文 ) 9 現(xiàn)場可編程門陣列 (FPGA) FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎上進一步 發(fā)展的產(chǎn)物。所以，EAB 不僅可以用于內(nèi)存，還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯邏輯等電路。 FPGA 器件配置方式 Aletra 公司的 FPGA 器件配置的方式組要分為兩大類：主動方式和被動方式。 Verilog HDL 可用于從算法級、門級到開關級的多種抽象層次的數(shù)字系統(tǒng)建模。 用 Verilog HDL 語言開發(fā) FPGA 的完整流程為： ：用任何文本編輯器都可以進行，也可 以用專用的 HDL 編輯環(huán)境。 。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。注意這里所謂的編譯（ Compilation）包括 Quartus II 對設計輸入的多項處理操作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序 分析等。相比之下 FPGA 的功能完全取決于設計需求，可以復雜也可以簡單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求 。 C y c l o n e ⅡE P 2 C 3 5 F 6 7 2 C 8D A C 9 0 4 E低 通 濾波 器后 級 放大 電 路鍵 盤數(shù) 碼 管輸 出 圖 36 系統(tǒng)硬件框圖 FPGA 系統(tǒng)設計流程 徐州工程學院畢業(yè)設計 (論文 ) 19 相 位 累 加器頻 率 字 寄存 器時 鐘 信 號頻 率 控 制 字幅 度 控 制 字調(diào) 幅 乘 法器 或 者 除法 器波 形 輸 出相 位 累 加 器正 弦波 形三 角波 形方 波波 形鋸 齒波 形選 擇 波 形 圖 37 FPGA 設計框圖 FPGA 實現(xiàn)的主要功能是： (1)保存頻率控制字，并構(gòu)成相位累加器，用相位累加器輸出信號產(chǎn)生波形； (2)用內(nèi)部存儲模塊構(gòu)成存放正弦波數(shù)據(jù)的 ROM 數(shù)據(jù)表； (3)實現(xiàn)乘法器設計，幅度控制字輸入，用于波形的幅度調(diào)節(jié)。 Fcw[31..0]：頻率控制字，控制輸出波形頻率，實現(xiàn)系統(tǒng)的調(diào)頻功能。 FCW: in std_logic_vector(31 downto 0)。 FCW[31..0]：頻率控制字輸入。 徐州工程學院畢業(yè)設計 (論文 ) 20 頂 層 模 塊波 形 選 擇 模塊D D S 控 制 模塊調(diào) 幅 模 塊方 波三 角 波 頻 率 控 制字 輸 入3 2 位 相 位累 加 器正 弦 R O M鋸 齒 波 圖 38 FPGA 設計模塊圖 整個設計有一個頂層模塊設計，按照功能要求劃分為三個模塊，即 DDS 控制模塊、波形產(chǎn)生模塊、調(diào)幅模塊。本系統(tǒng)通過輸入 頻率控制字控制輸出波形的頻率實現(xiàn)調(diào)頻功能；通過改變徐州工程學院畢業(yè)設計 (論文 ) 18 乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實現(xiàn)調(diào)幅功能。設置時鐘信號周期、 占空比，在波形文件中單擊時鐘信號（ clk），選擇 Value→ Clock，彈出如圖35 所示對話框。 EDA 工具，默認操作，單擊 Next 按鈕。 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 徐州工程學院畢業(yè)設計 (論文 ) 13 3 系統(tǒng)軟件設計 FPGA 軟件電路設計主要是通過軟件編程實現(xiàn) FPGA 內(nèi)部的電路的形成。對于過程賦值，變量和網(wǎng)絡值的計算結(jié)果可以存儲于變量當中，它提供了基本的行為級建模方法。使用 FPGA 器件設計數(shù)字系統(tǒng)電路的主要優(yōu)點如下： 。當需要修改 FPGA功能時，只需換一片 EPROM 即可。 圖 26 FPGA 內(nèi)部結(jié)構(gòu)圖 FPGA 特點 FPGA 的基本特點主要有： (1)采用 FPGA 設計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片； (2) FPGA 可做 其他全定制或半定制 ASIC 電路的合適樣片； (3) FPGA內(nèi)部有豐富的觸發(fā)器和 IO 引腳； (4) FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一； (5) FPGA 采用高速 CHMOS 工藝，功耗低，可以