【正文】 圖13 可選指令設(shè)置VHDL程序代碼(5) 并行I／O端口為了便于IC設(shè)計，MC805l IP核的I／0口不提供復(fù)用功能，包括4個8位輸入輸出口、串行接口、計數(shù)器輸入端和擴展存儲器接口如果要想將MC8051 IP核的并行I／O端口改為雙向I／0端口，設(shè)計時可以添加一些外圍邏輯電路來實現(xiàn)圖中的2個D觸發(fā)器起同步輸入信號的作用(mc805l_core的輸入I／O不做同步處理) 首先建立一個TCL Script文件：點FileNew…選擇Other Files選項卡里面的Tcl Script File，如下圖：Altera提供的軟件結(jié)合Impulse CoDeveloper，為我們提供了從C語言編譯和執(zhí)行測試應(yīng)用所需的一切。包括Nios處理器和生成硬件的整個系統(tǒng)用Altera Quartus綜合。 while (i100000) i++。因此Flash編程便成為在調(diào)試完SoPC系統(tǒng)后的重要工作。沒有足夠的動手能力，就奢談在未來的科研尤其是實驗研究中有所成就。這反映了我們在平時的學習中，多注重理論部分的強化，而忽視了實際操作和聯(lián)系的重要性。掌握基本MATLAB程序設(shè)計方法，為數(shù)字系統(tǒng)的算法分析打下良好的基礎(chǔ)。目前最具有代表性的IP軟核嵌入式處理器是Altera的NiosII軟核。 　 } 　　 if (dir) 　　　{ 　　　　 led = led 1。這將產(chǎn)生大約1200行的RTL和相關(guān)的硬件/軟件接口源文件。你也可以確認一下是否正確分配了，分配的情況如下圖：仿真波形圖3. NiosII系統(tǒng)的應(yīng)用（一）設(shè)計原理基于PC的臺式機應(yīng)用或運行在Nios處理器中的嵌入式應(yīng)用運行，它從TIFF格式文件中讀取數(shù)據(jù)進行處理。 點擊兩次ok，回到主界面。因而存儲器輸入、輸出數(shù)據(jù)沒用寄存器寄存(4) 可選擇指令在某些場合，有些指令是用不到的，因此，通過禁用這些指令節(jié)省片上資源這些指令有8位乘法器(MUL)、8位除法器(DIV)和8位十進制調(diào)整器(DA)禁用時只需要在VHDL源程序文件MC8051_p．vh中將C_IMPL_MUL(乘法指令MUL)、C_IMPL_DIV(除法指令DIV)或C_IMPL_DA(十進制調(diào)整指令DA)的常量值設(shè)置為0即可如果這3條可選指令沒有被執(zhí)行這兩個狀態(tài)機的狀態(tài)轉(zhuǎn)移圖分別如圖6和圖7所示。場同步信號Vs每場有一個脈沖，該脈沖的低電平寬度twv為63us（2行）。這區(qū)區(qū) 8個I/O 端口只能以信號輪流傳送的方式完成數(shù)據(jù)的傳送，速度要比NOR閃存的并行傳輸模式慢得多。　　SDR SDRAM的時鐘頻率就是數(shù)據(jù)存儲的頻率，第一代內(nèi)存用時鐘頻率命名，如pc100，pc133則表明時鐘信號為100或133MHz，數(shù)據(jù)讀寫速率也為100或133MHz。3）控制邏輯與三態(tài)數(shù)據(jù)緩沖器存儲器讀/寫操作由CPU控制，CPU送出的高位地址經(jīng)譯碼后，送到控制邏輯的端。從這一點來說，MATLAB清晰地體現(xiàn)了類似“演算紙”的功能MATLAB強大的數(shù)組運算功能，決定了它很容易對一大批數(shù)據(jù)進行一般的數(shù)據(jù)分析，如求數(shù)組的極值、平均值、中值、和、積、標準差、方差、協(xié)方差和排序等。Nios II處理器具有很大的靈活性，得到了廣泛應(yīng)用，在特性、成本和性能上達到了最佳，是一款避免昂貴的產(chǎn)品過時、幫助您將產(chǎn)品盡快推向市場的處理器。 　　采用多處理器的系統(tǒng)雖然可以提高系統(tǒng)的性能，但傳統(tǒng)的多處理器系統(tǒng)一般只出現(xiàn)在工作站及高端PC上，在嵌入式系統(tǒng)中由于其設(shè)計代價太高很少采用。專用指令邏輯和本身Nios II指令相同，能夠從多達兩個源寄存器取值，可選擇將結(jié)果寫回目標寄存器?！　ltera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 ⑧CPLD保密性好,FPGA保密性差。盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點: ①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。當然，幸好這在多數(shù)低功率設(shè)計中是可以接受的。下面介紹幾種降低靜態(tài)功耗的設(shè)計方法：　　?驅(qū)動輸入應(yīng)有充分的電壓電平，因而所有晶體管都是完全通導或關(guān)閉的。 6. 在合適的地方分配剩余的信號。最近FPGA的配置方式已經(jīng)多元化。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。CPLD是一個有點限制性的結(jié)構(gòu)。五、理論內(nèi)容 FPGA介紹FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。掌握基本MATLAB程序設(shè)計方法，為數(shù)字系統(tǒng)的算法分析打下良好的基礎(chǔ)。廠商也可能會提供便宜的但是編輯能力差的FPGA。FPGA的基本特點主要有： 　　1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。例如，你可能需要先分配串行總線和時鐘信號，因為它們通常只分配到一些特定引腳。而開關(guān)功耗則是自負載電容,放電造成的。由于內(nèi)核被斷電，觸發(fā)器中存儲的信息會丟失，在進入工作模式（在引腳驅(qū)動至低平200ms后）時，用戶需再次對器件初始化?！　υO(shè)計中給定的驅(qū)動器，動態(tài)功耗由下式計算　　p=CLV 2 DDf　　式中，CL是電容負載，VDD是電源電壓，f則是開關(guān)頻率。而FPGA的編程信息需存放在外部存儲器上,使用方法復(fù)雜。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。剛推出的Nios II系列采用全新的架構(gòu)，比第一代Nios具有更高水平的效率和性能。此外，Nios II開發(fā)套件包括兩個第三方實時操作系統(tǒng)（RTOS）——MicroC/OSII(Micrium)，Nucleus Plus(ATI/Mentor)以及供網(wǎng)絡(luò)應(yīng)用使用的TCP/IP協(xié)議棧。HardCopy II結(jié)構(gòu)化ASIC和Nios II嵌入式處理器結(jié)合使用能夠滿足計算、大容量存儲、電信和網(wǎng)絡(luò)應(yīng)用的要求。 MATLAB軟件在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用（1）MATLAB簡介MATLAB大大降低了對使用者的數(shù)學基礎(chǔ)和計算機語言知識的要求，既使用戶不懂C或FORTRAN這樣的程序設(shè)計語言，也可使用MATLAB輕易的再現(xiàn)C或FORTRAN語言幾乎全部的功能 ，設(shè)計出功能強大、界面優(yōu)美、穩(wěn)定可靠的高質(zhì)量程序來，而且編程效率和計算效率極高。2）地址譯碼器CPU讀/寫一個存儲單元時，先將地址送到地址總線，高位地址經(jīng)譯碼后產(chǎn)生片選信號選中芯片，低位地址送到存儲器芯片，由地址譯碼器譯碼選中所需要的片內(nèi)存儲單元，最后在讀/寫信號控制下將存儲單元內(nèi)容讀出或?qū)懭搿?nèi)存命令的類型取決于SDRAM 時鐘上升沿上的CE, RAS,CAS 和WE 信號狀態(tài)。采用這種結(jié)構(gòu)，使得存儲單元具有了電荷保持能力，就像是裝進瓶子里的水，當你倒入水后，水位就一直保持在那里，直到你再次倒入或倒出，所以閃存具有記憶能力。而NAND則是高數(shù)據(jù)存儲密度的理想解決方案。當h_t的計數(shù)值為799時,行同步狀態(tài)機進入h_video狀態(tài)，同時，行計數(shù)器的同步復(fù)位信號為高電平，使行計數(shù)器復(fù)位。圖10圖11從圖10中可以看到,當彩條模式控制信號mode出現(xiàn)了高電平脈沖之后,色彩信號r[7…0]、g[7…0]、b[7…0]的值立即發(fā)生了變化。 //LED=839。 if(counter==2539。 LED=LED1。 LED=839。 程序代碼： Setup pin settingset_global_assignment name RESERVE_ALL_UNUSED_PINS AS INPUT TRISTATEDset_global_assignment name ENABLE_INIT_DONE_OUTPUT ONset_location_assignment PIN_16 to CLKset_location_assignment PIN_97 to LED\[0\]set_location_assignment PIN_94 to LED\[1\]set_location_assignment PIN_91 to LED\[2\]set_location_assignment PIN_84 to LED\[3\]set_location_assignment PIN_82 to LED\[4\]set_location_assignment PIN_78 to LED\[5\]set_location_assignment PIN_76 to LED\[6\]set_location_assignment PIN_74 to LED\[7\]比較簡單的代碼，簡單的講解一下，第一行和第二行是注釋，第四行的意思是設(shè)置不用的引腳為三態(tài)輸入（這個前面其實我們已經(jīng)做過了），第五行的意思是打開INIT_DONE輸出。編譯為硬件（二）設(shè)計方案Flash編程設(shè)計實際就是一個由SoPC Builder系統(tǒng)生成的最小FPGA設(shè)計。其中將PIO設(shè)為輸出端口，并更名為：LED。這時在信息窗口中出現(xiàn)以下內(nèi)容：Downloaded 1KB in Verifying 00000020 ( 0%)Verified OK Leaving target processor paused這表明NIOSII程序正在運行當中，可以硬件開發(fā)板上看到LED流水燈的效果。開始的時候，老師對各個工具軟件和平臺的基本指令進行介紹，我還以為這次實習非常簡單，直至自己動手時才發(fā)現(xiàn)，看時容易作時難，人不能輕視任何事。除此以外，我還學會了如何更好地與別人溝通，如何更好地去陳述自己的觀點，如何說服別人認同自己的觀點。實習是每一個大學畢業(yè)生必須擁有的一段經(jīng)歷，它使我們在實踐中了解社會，讓我們學到了很多在課堂上根本就學不到的知識，也打開了視野，增長了見識，為我們以后更好地服務(wù)社會打下了堅實的基礎(chǔ)。這也培養(yǎng)了我們的責任感。SoC從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路，直至器件的實際電路緊密連接起來，在單個(少數(shù)幾個)芯片上實現(xiàn)整個系統(tǒng)的功能。int alt_main (void){　 alt_u8 led = 0x2。不同的目標板往往使用不同的Flash器件，并且Flash與FPGA的引腳連接以及FPGA的型號也不相同。保存這個文檔（），軟件會自動把你加到項目里面，然后點ToolsTCL Scripts…，出現(xiàn)下面這個界面： 選擇不需要使用的IO功能。 reg [7:0] LED。 FPGA輸出的數(shù)據(jù)就應(yīng)該首先是11111110，隔1秒鐘變成11111100……一直變化到00000000，這就可以實現(xiàn)流水燈了。從圖11中可以看到場同步狀態(tài)機的場消隱前肩v_front和消隱后肩v_back以及場消隱脈沖所占用的行數(shù)。當場計數(shù)器的計數(shù)值到達479時，場狀態(tài)機翻轉(zhuǎn)，進入場消隱前肩v_front狀態(tài),當v_t的值為497時,狀態(tài)機v_state進入場同步狀態(tài)v_sync,場同步信號Vs此時輸出低電平。為了方便調(diào)試電路，開始調(diào)試時，不是使用接口電路板，而是使用FPGA中的剩余邏輯來產(chǎn)生VGA，SVGA等格式的時序信號和彩條信號，所產(chǎn)生的信號穩(wěn)定可靠。NOR的傳輸效率很高,在1～4MB的小容量時具有很高的成本效益,但是很低的寫入和擦除速度大大影響了它的性能。NAND型閃存的擦和寫均是基于隧道效應(yīng)，電流穿過浮置柵極與硅基層之間的絕緣層，對浮置柵極進行充電（寫數(shù) 據(jù)）或放電（擦除數(shù)據(jù)）。例如，Activate (激活)命令向SDRAM發(fā)送一個行地址，打開內(nèi)存的一個行(頁面)。線性譯碼是只用一個地址譯碼器電路譯碼，譯碼輸出的字選擇線直接選中與輸入碼對應(yīng)的存儲單元。（2）matlab的工具箱功能型工具箱 —— 通用型功能型工具箱主要用來擴充matlab的數(shù)值計算、符號運算功能、圖形建模仿真功能、文字處理功能以及與硬件實時交互功能，能夠用于多種學科。然后將經(jīng)過驗證的設(shè)計遞交給HardCopy設(shè)計中心，以沒有風險的無縫移植方式在結(jié)構(gòu)化ASIC中實現(xiàn)。這些系統(tǒng)中絕大多數(shù)需要一個處理器，而Altera正是為設(shè)計者提供了為FPGA優(yōu)化的靈活的嵌入式處理器方案，可以滿足16位和32位嵌入式處理器市場的需求。 　　Nios II系列包括3種產(chǎn)品，分別是：Nios II/f（快速）——最高的系統(tǒng)性能，中等FPGA使用量；Nios II/s（標準）——高性能，低FPGA使用量；Nios II/e(經(jīng)濟)——低性能，最低的FPGA使用量。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式