【正文】 。 end if。)。blink(2)amp。 segctr=01000000。 when 100 = if(k=39。139。 blink(0)amp。 when 0011 = seg7=11110010。 always(DataIn)begin case (DataIn) 0: BCDOut= 839。 8: BCDOut= 839。 16: BCDOut= 839。 24: BCDOut= 839。 32: BCDOut= 839。 40: BCDOut= 839。 48: BCDOut= 839。 56: BCDOut= 839。 64: BCDOut= 839。 72: BCDOut= 839。 80: BCDOut= 839。 88: BCDOut= 839。 96: BCDOut= 839。致謝在整個(gè)實(shí)訓(xùn)過(guò)程中，我首先要向我的指導(dǎo)老師王俊林老師表示最真摯的謝意。 此次實(shí)訓(xùn)初始階段我們采用課本上的程序，但是由于課本上沒(méi)有給定各引腳的鎖定，我們沒(méi)能按照課本的方案完成實(shí)訓(xùn)，只能完成原理圖的設(shè)計(jì)，所以初始方案以失敗而告終。 94: BCDOut= 839。 86: BCDOut= 839。 78: BCDOut= 839。 70: BCDOut= 839。 62: BCDOut= 839。 54: BCDOut= 839。 46: BCDOut= 839。 38: BCDOut= 839。 30: BCDOut= 839。 22: BCDOut= 839。 14: BCDOut= 839。 6: BCDOut= 839。(2) BCD模塊module BCD(DataIn, BCDOut)。 end process。 when 111= if(k=39。 end if。blink(1)amp。 else segDat=BCDH(3 downto 0) or (blink(2)amp。blink(2)amp。begin if (clr=39。 end if。 end if。 end if。 else Mon=Mon+1。 else Hour=Hour+1。 if (Year=63) then Year=000001。 else Hour=Hour+1。)。 Year=000000。139。 when 001010 = d=011111。 when 100100 = d=011101。039。signal set_reg, blink_clk: std_logic。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類(lèi)似于ROM。FPGA利用小型查找表（161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。 今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有EDA工具的支持，都將難以完成的。因此，新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。在其推動(dòng)下，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到人類(lèi)生活的各個(gè)方面。后者可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。多功能，樣式新穎已經(jīng)成為數(shù)字鐘的發(fā)展潮流。采用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前EDA技術(shù)的另一個(gè)特征?？删幊踢壿嬆KCLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 實(shí)驗(yàn)程序(1) Clock模塊Library ieee。139。 when 11 = blink=(0=blink_clk, others=39。 when 111000 = d=011101。end process。 else blink_t:=blink_t+1。)。039。 end if。039。 end if。 end if。 end if。 else if (set=39。 end case。 segCtr=(others=39。blink(2)amp。 end if。139。)then segDat=BCDR(7 downto 4) or (blink(0)amp。blink(0))。 when 0100 = seg7=01100110。B0000_0000。B0000_1000。B0001_0110。B0010_0100。B0011_0010。B0100_0000。B0100_1000。B0101_0110。B0110_0100。B0111_0010。B1000_0000。B1000_1000。B1001_0110。王俊林老師對(duì)學(xué)生認(rèn)真負(fù)責(zé)的態(tài)度，和深厚的理論知識(shí)都使我受益匪淺。在此次實(shí)訓(xùn)過(guò)程中，學(xué)會(huì)了用QuarterII軟件進(jìn)行原理圖的繪制，熟悉了用Verilog HDL語(yǔ)言編寫(xiě)程序，以及對(duì)其仿真等工作。B1001_0011。B1000_0101。B0111_0111。B0110_1001。B0110_0001。B0101_0011。B0100_0101。B0011_0111。B0010_1001。B0010_0001。B0001_0011。B0000_0101。END arch。 end if。 end if。 segctr=00001000。blink(1)amp。 segctr=01000000。blink(2)amp。process(clk)variable t :std_logic_vector(2 downto 0)。 end if。 else Day=Day+1。 else Min=Min+1。 if (Mon=12) then Mon=000001。)。139。 end if。039。 Sec=000000。event and clk=39。 when 001001 = d=011110。 when 100000 = d=011101。 when 01 = blink=(2=blink_clk, others=39。signal blink: std_logic_vector(2 downto 0)。，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計(jì)方法。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門(mén)陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語(yǔ)言和EDA軟件平臺(tái)來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。如今的時(shí)代是科技是第一生產(chǎn)力的時(shí)期。關(guān)鍵字：VHDL Verilog HDL EDA 萬(wàn)年歷 目錄一、緒論.......................................................................1............................................................................................1 .........................................................................1............................................................................2.......................................