【正文】 ，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。 Synthesis 對(duì)設(shè)計(jì)進(jìn)行綜合。在對(duì)工程進(jìn)行編譯處理前，必須做好必要的設(shè)置。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，假設(shè)晶振頻率1MHz，經(jīng)過6次十分頻就可以得到秒脈沖信號(hào)。該模塊的時(shí)序仿真圖如圖 所示，滿足設(shè)計(jì)要求。END addram。ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector（3 downto 0）。２１圖 小時(shí)低位按鍵控制模塊波形仿真 計(jì)數(shù)模塊該模塊框圖如圖 所示。圖 秒計(jì)數(shù)模塊波形仿真該模塊框圖如圖 所示。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。count:=count+1。該模塊框圖如圖 所示，主要完成小時(shí)高位 1 和 2 之間的變換，同時(shí)當(dāng)小時(shí)高位為 2 時(shí)， flag 為高電平，當(dāng)為 1 時(shí)，flag 為低電平。end if。END hh_architecture。 when 0111=led=11111000。end if。說明：改程序中的時(shí)鐘信號(hào) clk05s 的頻率為 2HZ，且其有效電平（高電平）占空比為 2/3。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的位選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。 15 的矩陣鍵盤所限制，使得鬧鐘功能實(shí)現(xiàn)不易。end process。該模塊在十二點(diǎn)三十分的時(shí)候，蜂鳴器響起音樂，持續(xù)一分鐘。 when 0011=led=10110000。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。if count=2 thenflag=39。end if。２５count:=0。clk_1sisetflagiset_addr[3..0]addr_1s[3..0]oshlinst14圖 小時(shí)低位計(jì)數(shù)模塊組件圖核心程序如下：ENTITY hl ISPORT（clk_1s : IN STD_LOGIC。addr_1s=iset_addr。end if。end process k1。圖 分低位按鍵控制模塊波形仿真：ENTITY addram3 ISPORT（inkey : IN STD_LOGIC。oaddr[3..0]作為輸出信號(hào)，用于控制時(shí)間的調(diào)整。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)。計(jì)數(shù)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project） ，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。3.（可選）使用 Assignment Editor、Settings 對(duì)話框（Assignments 菜單） 、Floorplan Editor 或 LogicLock 功能指定初始設(shè)計(jì)的約束條件。QuartusII 包括模塊化的編譯器。HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號(hào)先送入輸入緩沖器。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。數(shù)字化的鐘表給人們帶來了極大的方便。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些都是以鐘表數(shù)字化為基礎(chǔ)的。因此，按鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/ 輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。，這是設(shè)計(jì)中最為普遍的輸入方式。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。 QuartusII 也可以利用第三方的綜合工具，如 FPGA Compiler II，并能直接調(diào)用這些工具。 Text Editor（文本編輯器）建立 Verilog HDL、VHDL 或 Altera 硬件１０描述語言（AHDL）設(shè)計(jì)。14.（可選）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip Editor 對(duì)設(shè)計(jì)進(jìn)行調(diào)試。本設(shè)計(jì)總體框架見附圖。圖 LED 靜態(tài)驅(qū)動(dòng)顯示原理圖１６第四章 單元電路設(shè)計(jì) 分頻模塊電路設(shè)計(jì)晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。圖 按鍵消抖模塊波形仿真 按鍵控制模塊按鍵控制模塊的框圖如圖 所示。說明：每按鍵一次，即每當(dāng) inkey 的上升沿到來時(shí)，count 加一，當(dāng) count 等于 9的時(shí)候，作為分的低位，將 0 賦值于 count，在此過程中，隨時(shí)將十進(jìn)制數(shù)的count 的值的 8421 碼作為 oaddr 的信號(hào)。end if。elseos=39。beginif iset=39。說明：對(duì)于分高位計(jì)數(shù)模塊的程序，只需將上面程序中的 count=9 改成count=6 即可。139。count:=count+1。039。２７elseflag=39。 case sel is ２８when 0000=led=11000000。模塊組件如圖 所示。139。此次的數(shù)字鐘設(shè)計(jì)重在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足。設(shè)計(jì)的過程變的相對(duì)簡(jiǎn)單，容易修改。３１結(jié)果與展望結(jié)果將設(shè)計(jì)程序下載到硬件電路上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，整點(diǎn)報(bào)時(shí)功能正常，時(shí)、分都能夠正常計(jì)數(shù)并能由按鍵控制校時(shí)。else c=39。 when others=led=10111111。clkaddr[3..0]led[7..0]driveinst9圖 譯碼顯示模塊組件核心程序如下：ENTITY drive IS PORT （clk:in std_logic。count:=0。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。elseif count=9 thenos=39。ARCHITECTURE hl_architecture OF hl ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 10:=0。count:=count+1。iset : IN STD_LOGIC。os : OUT STD_LOGIC）。139。k1:process（inkey ）beginif rising_edge（inkey） thencount=count+1。該模塊有一個(gè)時(shí)鐘輸入端口，輸入時(shí)鐘信號(hào)是分頻出來的500HZ 的時(shí)鐘；有一個(gè)輸入端口與行線相連，用于輸入行線狀態(tài)；一個(gè)輸出端口，用于輸出有按鍵按下的信號(hào)。選用該款芯片的原因是：① Altera 公司的 Quartus II 開發(fā)環(huán)境非常友好、直觀，為整個(gè)系統(tǒng)的開發(fā)提供了極大的方便；② 該 FPGA 片內(nèi)邏輯資源、IO 端口數(shù)和 RAM 容量都足夠用，并且價(jià)格相對(duì)來說比較便宜，速度快，可以滿足要求，且有很大的升級(jí)空間。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息，供設(shè)計(jì)者排除。在對(duì)源代碼進(jìn)行少量更改之后，還可以使用增量布局布線。 S y n t h e s i s( 分析與綜合 )F i l t e r( 適配器 )A s s e m b l e r( 編程文件匯編 )編輯器T i m i n g A n a l y z e r( 時(shí)序分析器 )設(shè)計(jì)輸入 綜合或編譯 適配器件 下載仿真圖 QuartusII 設(shè)計(jì)流程在設(shè)計(jì)輸入之后，QuartusII 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H 的輸出可以連接到CLB 輸出端X或Y，并用來選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 [2]EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)和大規(guī)?？删幊踢壿嬈骷拈_發(fā)