【正文】 at = dat[3:0]。b11110111。h3:seg_r = 839。h80。 //顯示 d 439。這次為期 11 天的課程設計到現(xiàn)在已經(jīng)接近尾聲了，通過這次課設，我對課堂上的理論知識有了進步的了解與掌握，熟練掌握了實驗操作的各個步驟，同時也增強了對 EDA程序設計的興趣。然后按 KEY6(CLK)8 次，待檢測序列碼將串行輸入，輸入過程顯示于LED1~LED8上。hc6。h7:seg_r = 839。 //顯示 1 439。d3:dig_r = 839。d1:disp_dat = data[3:0]。 //狀態(tài) s1 s2:if(sda==dat[5])state=s3。 end assign rst = buff[4]。 div_clk = 139。d1, //狀態(tài)機參數(shù) s2=439。 reg[16:0]count。 //系統(tǒng)時鐘 input[5:0]key。h83。h6:seg_r = 839。 //顯示 0 439。d1:dig_r = 839。 end always (posedge clock) begin if(div_clk) begin case(t3) //選擇掃描顯示數(shù)據(jù) 339。b1。b1。 reg[7:0]seg_r。hf。 //狀態(tài) s0 s1:if(sda==dat[6])state=s2。 //檢測結(jié)果輸出 reg [3:0] disp_r。在檢測過程中，只要有一位不相等都將回到初始狀態(tài)重新開始檢測。s programmability[7], concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence 1110101101 sequence detectors, and detector in order to describe the sequence of the design process and FPGAbased software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output. Keywords: VHDL Sequence detection Quartus Ⅱ FPGA 5 緒論 隨著世界經(jīng)濟的不斷發(fā)展，電子技術日新月異，一日千里。依賴功能強大的計算機，在 EDA工具軟件平臺上，對以硬件描述語言 HDL為系統(tǒng)邏輯描述手段完成的設計文件，自動完成邏輯編譯、化簡、 分割、綜合、布局布線以及邏輯優(yōu)化和仿真調(diào)試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直 至編譯成功為止。d2,s3=439。else state=s0。 //系統(tǒng)時鐘 input[5:0]key。 reg[5:0]dout1,dout2,dout3,buff。 div_clk = 139。 end assign rstout = buff[4]。d3:disp_dat = dat[7:4]。 //選擇第四個數(shù)碼管顯示 339。ha4。 //顯示 7 439。hd:seg_r = 839。 //輸入待檢測預置數(shù) output[7:0]led。 //數(shù)碼管掃描計數(shù)器 reg[3:0]disp_dat。d6,s7=439。 end end //按鍵邊沿檢測部分 always (posedge clock) begin buff = dout1 | dout2 | dout3。d0。else state=s0。 //第五個數(shù)碼管 339。 //選擇第二個數(shù)碼管顯示 339。hb0。 //顯示 8 439。he:seg_r = 839。 完成本次課程設計的過程，是一個從無到有的過程，從布置課題之后， 11天的時間從查找資料，認真理解序列信號檢測器的原理，設計各個模塊的程序并仿真，然后硬件調(diào)試，最后編寫報告。設置好之后按 KEY5復位（平時數(shù)碼管 8顯示“ 0”）。hc:seg_r = 839。 //顯示 6 439。hf9。 //選擇第二個數(shù)碼管顯示 339。 //第一個數(shù)碼管 339。else state=s0。b1。d0。d0,s1=439。 reg[7:0]dig_r。 //外接 I/O口 input clock。hb:seg_r = 839。 //顯示 5 439。hc0。 //選擇第一個數(shù)碼管顯示 12 339。b1。 end always (posedge clock) //按鍵 2 序列碼低 4位 begin if(key_edge[1]) //下降沿檢測 data[3:0] = data[3:0] + 139。d120210) begin count = count + 139。 //輸出寄存器 reg[7:0]led_r。 endcase end end always (state) begin if(state==s8) disp_r=439。else state=s0。 //輸入待檢測預置數(shù) output [3:0] disp。當序列檢測器連續(xù)收到一組串行二進制碼后，如果這組序列碼與檢測器中預先設置的序列碼相同，則輸出 1，否則輸出 ，所以要求檢測器必須對前一次接受到的序列碼做記憶分析，直到在連 續(xù)檢測中所收到的每一位二進制碼都與預置序列碼對應相同。 關鍵詞 ： VHDL 序列檢測 Quartus Ⅱ FPGA