序列信號(hào)檢測(cè)eda課程設(shè)計(jì)-免費(fèi)閱讀
【正文】 要認(rèn)真完成每個(gè)過(guò)程，每個(gè)過(guò)程都不是一件簡(jiǎn)單的事，雖然序列檢測(cè)器這個(gè)課題原理算是比較簡(jiǎn)單的，不過(guò)程序編寫(xiě)上也要仔細(xì)認(rèn)真，此次設(shè)計(jì)的 關(guān)鍵是狀態(tài)機(jī)的設(shè)計(jì)。 //序列碼檢測(cè)錯(cuò)誤，輸出“ 0” end endmodule 實(shí)驗(yàn)箱上的操作步驟為 ：按 KEY3\KEY4輸入檢測(cè)預(yù)置數(shù)（數(shù)碼管 4\5上顯示），假設(shè)為“ 11001001” (C9)；按 KEY1\KEY2 輸入待 檢測(cè)序列碼（在數(shù)碼管 1\2 上顯示），也是“ 11001001” (C9)。h86。 //顯示 b 439。h9:seg_r = 839。h82。 //顯示 3 439。h1:seg_r = 839。d7:dig_r = 839。b10111111。d7:disp_dat = disp。d0:disp_dat = data[7:4]。 //狀態(tài) s4 s5:if(sda==dat[2])state=s6。 //狀態(tài) s0 s1:if(sda==dat[6])state=s2。 end else if(key_edge[5]) //按鍵 6 begin data_shift = data_shift 1。 end always (posedge clock) //按鍵 4 預(yù)置數(shù)低 4位 begin if(key_edge[3]) //下降沿檢測(cè) 15 dat_r[3:0] = dat_r[3:0] + 139。 end assign key_edge = ~(dout1 | dout2 | dout3) amp。 end else begin count = 1739。d7, s8=439。 parameter s0=439。 //數(shù)碼管掃描顯存 reg div_clk。 reg[7:0]seg_r。 //輸出接 LED output[7:0]seg。 module schk(clock,key,sda,clkout,dat,disp,led,seg,dig)。ha1。 //顯示 a 439。h8:seg_r = 839。h92。 //顯示 2 439。h0:seg_r = 839。d4:dig_r = 839。b01111111。 //第四個(gè)數(shù)碼管 339。 //串行序列碼輸出 //數(shù)碼管掃描顯示部分 always (posedge clock) //定義上升沿觸發(fā)進(jìn)程 begin if(div_clk) t3 = t3 + 139。 //按鍵 5 復(fù)位 assign clkout = buff[5]。b1。b1。 //時(shí)鐘分頻部分 always (posedge clock) begin if (count 1739。 //消抖寄存器 reg[2:0]t3。 //輸入檢測(cè)結(jié)果 reg[7:0]dat_r。 //按鍵輸入 output[7:0]led。 //狀態(tài) s7 default:state=s0。 //狀態(tài) s3 s4:if(sda==dat[3])state=s5。 //復(fù)位 else begin case(state) s0:if(sda==dat[7])state=s1。d3, s4=439。 //復(fù)位信號(hào)輸入 input [7:0] dat。 （ 3）將光盤(pán)中的 EDA_Component目錄下的 , 拷貝到工程目錄。 三、設(shè)計(jì)原理 （ 1）序列檢測(cè)器可用于檢測(cè)由二進(jìn)制碼組成的脈沖序列信號(hào)。 EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，系統(tǒng)的關(guān)鍵電路用一片或幾片專(zhuān)用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（ VHDL）完成系統(tǒng)行為級(jí)設(shè)計(jì) [3]，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。最后通過(guò) QuartusII 的波形輸出對(duì)設(shè)計(jì)方案進(jìn)行檢測(cè)，在硬件調(diào)試經(jīng)檢測(cè)輸出正確設(shè)計(jì)符合要求。 關(guān)鍵詞 ： VHDL 序列檢測(cè) Quartus Ⅱ FPGA 4 Abstract Sequence detector system used for munication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital munications to be transported. This paper presents a single FPGA chip with the detector pulse equence design method, mainly on how to use new device to replace the traditional EDA electronic design, the use of FPGA39。 EDA 技術(shù)主要包括大規(guī)模可編程邏輯、硬件描述語(yǔ)言、軟件開(kāi)發(fā)工具等內(nèi)容。當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組序列碼與檢測(cè)器中預(yù)先設(shè)置的序列碼相同，則輸出 1，否則輸出 ，所以要求檢測(cè)器必須對(duì)前一次接受到的序列碼做記憶分析，直到在連 續(xù)檢測(cè)中所收到的每一位二進(jìn)制碼都與預(yù)置序列碼對(duì)應(yīng)相同。（原理圖形式需此步驟） （ 4）新建圖形設(shè)計(jì)文件命名為 ，其模塊原理圖： 7 原理圖： 仿真圖： （ 5）選擇目標(biāo)器件并對(duì)相應(yīng)的引腳進(jìn)行定義鎖定，在這里所選擇的器件為EPIC6Q240C8芯片，將未使用的引腳設(shè)置為三態(tài)輸入。 //輸入待檢測(cè)預(yù)置數(shù) output [3:0] disp。d4,s5=439。else state=s0。else state=s0。 endcase end end always (state) begin if(state==s8) disp_r=439。 //輸出接 LED output[7:0]seg。 //輸出寄存器 reg[7:0]led_r。 //數(shù)碼管掃描計(jì)數(shù)器 reg[3:0]disp_dat。d120210) begin count = count + 139。 10 end end //按鍵消抖部分 always (posedge clock) be
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