【正文】 同時對EDA 的課程設計有了初步的掌握，以后也許可以做更深層次的設計。同時報告寫起來也比較困難，不知道從哪些方面寫起，調理很清楚，但是文字上不知道如何編寫，后來逐漸找到了感覺，寫起來也比較得心應手了。 完成本次課程設計的過程，是一個從無到有的過程，從布置課題之后， 11天的時間從查找資料，認真理解序列信號檢測器的原理，設計各個模塊的程序并仿真，然后硬件調試，最后編寫報告。 實驗現(xiàn)象如下圖片所示 ： 18 19 心得體會 這次的 EDA 課程設計是很重要的 ，這個課題主要用到了我們一門重要的專業(yè)課 EDA技術與 VHDL的知識 ，所以可以進一步鞏固我們所掌握的知識內容 。若串行輸入的序列碼（ LED1~LED8）與預置數(shù)序列碼相同，數(shù)碼管 8顯示“ F”；否則仍顯示“ 0”。設置好之后按 KEY5復位（平時數(shù)碼管 8顯示“ 0”）。h0。hf。h8e。 //顯示 e 439。he:seg_r = 839。ha1。 //顯示 c 439。hc:seg_r = 839。h83。 //顯示 a 17 439。ha:seg_r = 839。h90。 //顯示 8 439。h8:seg_r = 839。hf8。 //顯示 6 439。h6:seg_r = 839。h92。 //顯示 4 439。h4:seg_r = 839。hb0。 //顯示 2 439。h2:seg_r = 839。hf9。 //顯示 0 439。h0:seg_r = 839。b11111111。b11111110。 //選擇第二個數(shù)碼管顯示 339。d4:dig_r = 839。b11101111。 //選擇第二個數(shù)碼管顯示 339。d1:dig_r = 839。b01111111。 endcase case(t3) //選擇數(shù)碼管顯示位 339。 //第八個數(shù)碼管 default:disp_dat = 439。 //第五個數(shù)碼管 339。 //第四個數(shù)碼管 339。 //第二個數(shù)碼管 339。 //第一個數(shù)碼管 339。 endcase end end always (posedge clock) begin if(div_clk) begin case(t3) //選擇掃描顯示數(shù)據(jù) 339。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。 end always (negedge key_edge[5] or negedge rst) begin if(~rst) state=s0。 //串行序列碼輸出 //數(shù)碼管掃描顯示部分 always (posedge clock) //定義上升沿觸發(fā)進程 begin if(div_clk) t3 = t3 + 139。 led_r = {data_shift[8],led_r[7:1]}。d0。b0,data}。 //按鍵 5 復位 assign clkout = buff[5]。b1。b1。b1。b1。 buff。 end end //按鍵邊沿檢測部分 always (posedge clock) begin buff = dout1 | dout2 | dout3。 dout2 = dout1。b1。d0。b0。b1。 //輸出檢測結果 //時鐘分頻部分 always (posedge clock) begin if (count 1739。d8。d6,s7=439。d4,s5=439。d2,s3=439。d0,s1=439。 assign dig = dig_r。 assign led = ~led_r。 //狀態(tài)機寄存器 wire[5:0]key_edge。 //分頻時鐘 ,用于消抖和掃描 reg [3:0] disp_r。 //數(shù)碼管掃描計數(shù)器 reg[3:0]disp_dat。 reg[5:0]dout1,dout2,dout3,buff。 //時鐘分頻計數(shù)器 reg[7:0]data。 reg[7:0]dig_r。 //輸出寄存器 reg[7:0]led_r。 //8位預置數(shù)輸出 output [3:0] disp。 //串行序列碼輸出 output clkout。 //輸出接數(shù)碼管 段碼 output[7:0]dig。 //輸入待檢測預置數(shù) output[7:0]led。 //復位信號輸入 //input[3:0]disp。 //按鍵輸入 //input sda。 //外接 I/O口 input clock。 //顯示 f endcase end endmodule （二）用程序形式做的程序如下 。hf:seg_r = 839。h86。 //顯示 d 439。hd:seg_r = 839。hc6。 //顯示 b 439。hb:seg_r = 839。h88。 //顯示 9 439。h9:seg_r = 839。h80。 //顯示 7 439。h7:seg_r = 839。h82。 //顯示 5 439。h5:seg_r = 839。h99。 //顯示 3 439。h3:seg_r = 839。ha4。 //顯示 1 439。h1:seg_r = 839。hc0。 endcase end end always (disp_dat) begin case(disp_dat) //七段譯碼 439。 //選擇第八個數(shù)碼管顯示 default:dig_r = 839。d7:dig_r = 839。b11110111。 //選擇第四個數(shù)碼管顯示 339。d3:dig_r = 839。b10111111。 //選擇第一個數(shù)碼管顯示 12 339。d0:dig_r = 839。h0。d7:disp_dat = disp。d4:disp_dat = dat[3:0]。d3:disp_dat = dat[7:4]。d1:disp_dat = data[3:0]。d0:disp_dat = data[7:4]。b1。 //LED左移顯示