【正文】 據(jù)流的控制情況又可分為 SISD(單指令流 單數(shù)據(jù)流 )、 SIMD(單指令流 多數(shù)據(jù)流 )、 MISD(多指令流 單數(shù)據(jù)流 )和 MIMD(多指令流 圖 3 L*BUS 總線架構(gòu)圖 多數(shù)據(jù)流 )等四種體系結(jié)構(gòu)，以靈活適應(yīng)各種應(yīng)用中不同算法的需求。XPP 具有自動重構(gòu)流和處理數(shù)據(jù)流，突破了傳統(tǒng)的馮 .諾依曼指令流模式 。尤其對時序預(yù)算如何分級、分解，關(guān)鍵路徑的特殊約束的研究，要求研究人員具有深厚的系統(tǒng)背景知識。 SoC 品種日益繁多，在關(guān)注面積、延遲、功耗的基礎(chǔ)上，設(shè)計目標在向高成品率、高可靠性、低 EMI 噪聲、低成本、高易用性等方面轉(zhuǎn)移，這將使系統(tǒng)級 集成能力快速發(fā)展。 SoC 設(shè)計方法學已引起了工業(yè)界和學術(shù)界的極大關(guān)注，是后 PC 時代的重要發(fā)展方向。二十一世紀初將是 SoC 快速發(fā)展的時期。 IP 核可復(fù)用技術(shù) IP 核一般分為硬核、軟核和固核三 種， 硬核 是指經(jīng)過預(yù)先布局且不能由系統(tǒng)設(shè)計者修改的 IP 核， 軟核 通常以HDL 語言形式提交， 固核 由 RTL 的描述和可綜合的網(wǎng)表組成。芯片功耗主要由跳變功耗、短路功耗和泄漏功耗組成。 19 Ball Grid Arrays 球格陣列 圖 1. 基于 XPP/Leon 的 CSoC 體系結(jié)構(gòu) JTAG PLL UART 外部存儲器接口 跟蹤 模塊 定時器 中斷控制器 看門狗定時器 256KB SRAM ARM922T APEX20K 128KB DPRAM 圖 2. SoPC 結(jié)構(gòu)框圖 ASIC SoC 技術(shù)特點 ASIC SoC 是一種面向特定應(yīng)用的片上系統(tǒng)，具有高性能、強實時、高可靠、低功耗、低成本化等特點，一般具備以下基本特征： 1． 至少有一個以上的 CPU 核 2． 具有規(guī)范的總線架構(gòu)（如 AMBA20） 3． 具有 RAM21資源（或片上訪存控制器） 4． 具有適量的 I/O 設(shè)備（包括模擬的） 5． 具有可擴展的接口（如 PCI22） 6． 具有可在線調(diào)試口（ eJTAG） 7． 具有可測試性電路 20 Advanced Microcontroller Bus Architecture 21 RandomAccess Memory 隨機存取存儲器 22 Peripheral Component Interconnect 外圍設(shè)備互連 ASIC SoC 一般是基于 IP 核或 SoC 開發(fā)平臺的產(chǎn)品，需要專門技術(shù)、 IP 庫、 SoC 總線架構(gòu)和嵌入式軟件支持（包括 BIOS、 OS） ，需要廣泛的多功能 IP 核和將客戶邏輯與之集成在一起的設(shè)計藝術(shù)，以滿足客戶產(chǎn)品開發(fā)的需求。常規(guī)的 SoPC 是其典型技術(shù)代表。 尤其在高端應(yīng)用領(lǐng)域，如多 CPU 核集成和異構(gòu)型集成等系統(tǒng)需求，計算機學科會繼續(xù)從不同層面推動 SoC 的技術(shù)發(fā)展。 SoC 開創(chuàng)了交叉學科發(fā)展的新天地 SoC 是需要多種學科支持的新興技術(shù)領(lǐng)域。有國內(nèi)大市場作為依托，只要整合好資源優(yōu)勢，我國芯片產(chǎn)業(yè)的發(fā)展水平不僅可向世界看齊，而且有可能引領(lǐng)高端芯片設(shè)計的發(fā)展方向。 SoC 芯片設(shè)計不僅需要較強的計算機體系結(jié)構(gòu)背景知識，而且 突 顯 了軟件開發(fā)的 地位 ， 對 開發(fā)平臺和嵌入式操作系統(tǒng) 提出了更高的要求，為計算機專業(yè)人員提供了大顯身手的廣闊天地。 所謂“今天的 PCB 板就是明天的 SoC”，是很好的腳注?；跀?shù)據(jù)流計算的脈動陣列 [8]是該類的典型體系結(jié)構(gòu)。 SoPC 技術(shù)特點 SoPC 是一種特殊的片上系統(tǒng)，是可編程系統(tǒng)，具有靈活的設(shè)計方式，可裁剪、可擴充、可升級，并具備軟硬件在線系統(tǒng)開發(fā)中可編程的功能，結(jié)合了 SoC 和 FPGA 各自的優(yōu)點 [6][7]，一般具備以下基本特征： 1． 至少包含一個以上的嵌入式處理器 IP 核 2． 具有小容量片內(nèi)高速 RAM 資源 3． 豐富的 IP 核 資源可供靈活選擇 4． 足夠的片上可編程邏輯資源 5． 處理器調(diào)試接口和 FPGA 編程接口共用或并存 6． 可能包含部分可編程模擬電路 SoPC 結(jié)構(gòu)框圖 如圖 2所示。由于芯片愈來愈復(fù)雜，軟件仿真開銷大，硬件仿真驗證成為一種重要的驗證手段。 SoC 設(shè)計方法學主要研究總線架構(gòu)技術(shù)、 IP 核可復(fù)用技術(shù)、可靠性設(shè)計技術(shù)、軟硬件協(xié)同設(shè)計技術(shù)、 SoC 設(shè)計驗證技術(shù)、芯片綜合 /時序分析技術(shù)、可測性 /可調(diào)試性設(shè)計技術(shù)、低功耗設(shè)計技術(shù)、新型電路實現(xiàn)技術(shù)等 [4][5]，此外還要做操作系統(tǒng) /嵌入式軟件移植、開發(fā)研究，是一門跨學科的新 興研究領(lǐng)域。 SoC 通常將微處理器、模擬 IP 核、數(shù)字 IP 核和 存儲器（或片外存儲控制接口）集成在單一芯片上 [2]。 SoC 可以使應(yīng)用產(chǎn)品實現(xiàn) 小型、輕量、低功耗、 多功能、 高速度和低成本 ，因此具備較強的市場競爭力，主要廣泛用于計算機、通信、消費、工控、交通運輸?shù)阮I(lǐng)域。 總線架構(gòu)技術(shù) 總線結(jié)構(gòu)及互連技術(shù)，直接影響芯片總體性能發(fā)揮。驗證工作約占整個設(shè)計工作的 70%，如何提高驗證覆蓋率和驗證效率是設(shè)計驗證的永恒話題。除了上述特點外，還涉及目前已引起普遍關(guān)注的軟硬件協(xié)同設(shè)計技術(shù)。脈動陣列是一系列數(shù)據(jù)路徑部件 DPU（