【正文】 rator can produce sine, square, triangle wave, sawtooth wave, but also can generate arbitrary waveform editor. Due to the characteristics of the DDS can also be very easy to produce some digital modulation signals, such as FSK, PSK, etc.. Some highend signal generator can even have a munication signal. At the same time, the frequency resolution of the output waveform, frequency and other indicators of accuracy are greatly improved. HP33120 panies such as HP can generate the lOmHz15MHz sine and square wave, but also can produce lOmHz5MHz of arbitrary waveform, but also have the modulation function, can be AM, FM, FSK, Burst, Sweep signal. HP39。但其取樣時頻率較高 ,對硬件的要求也較高 ,而且常需多級分頻或采用高性能的鎖相環(huán) ,其中分頻式的任意波形發(fā)生器頻率分辨率低 ,鎖相式的任意波形發(fā)生器頻率切換速度慢。目前在各種無線電臺中使用的頻率合成器普遍采用可變數(shù)字式鎖相環(huán)頻率合成器，通過 CPU 控制可獲得不同的頻點。利用頻 率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。 當(dāng) DDS 相位累加器采用 32 位字長，時鐘頻率為 30MHz 時，它的輸出頻率間隔可達到 ΔfDDS =fc/2N =50*106≈ =10mHz。這些芯片集成度高，內(nèi)部都集成了 D／ A 轉(zhuǎn)換器，精度最高可達 12bit。 (3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。以下介紹三種輸入方法： (1)原理圖輸入 : 這是一種最直觀的輸入方法 ，是通過繪制原理圖來描述用戶所設(shè)計的系統(tǒng)。配置用于從庫中選取所需單元來組成系統(tǒng)設(shè)計的不同規(guī)格的不同版本，使被設(shè)計系統(tǒng)的功能發(fā)生變化。一個設(shè)計實體至少包含一個結(jié)構(gòu)體或多個結(jié)構(gòu)體，構(gòu)成一個電子系 統(tǒng)的設(shè)計模型。 FLEX 10K 的內(nèi)部結(jié)構(gòu)包括嵌入式陣列塊（ EAB， Embedded Array Block）、邏輯陣列塊（ LAB， Logic Array Block）、快速通道（ FT,Fast Track）和輸入 /輸出單元（ IOE,I/O Element）四個部分。引腳范圍為 84— 600 個，封裝形式有 TQFP、 PQFP、BGA 和 PLC 等。 相位累加器的輸入為一個 32位的頻率字，和時鐘。 頻率字寄存器用于保存輸入的頻率字，電路開始工作后一真保持不變，直到下一個頻率字的輸入。接下來我們來解決頻率的問題。 (6).支持多電壓 I/O接口。 芯片的選擇 本設(shè)計 選擇的 FPGA 芯片是 EPF10K10LC844。 VHDL 程序結(jié)構(gòu)更抽象、更基本、更簡練的表示。 VHDL 語言的程序結(jié)構(gòu)。 MAX+PlusⅡ開發(fā)軟件和 VHDL 硬件描述 語言 MAX+PlusⅡ開發(fā)軟件簡介 MAX+PlusⅡ開發(fā)軟件是 美國 Altera 公司自行設(shè)計的第三代可編程邏輯器件的 EDA 開發(fā)工具，它是一種與器件結(jié)構(gòu)無關(guān)的集成設(shè)計環(huán)境，提供了靈活和高效的界面，允許設(shè)計人員選擇各種設(shè)計輸入方法和工具，能夠支持 Altera公司的 MAX、 Classic、 FLEX 及 ACEX 系列的 PLD 器件。當(dāng)用于 RAM時 ,EAB 可配制成多種形式的字寬和容量。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足又克服了原有可編程器件門電路數(shù)有限的缺點。如 AD700 AD9850、 AD985l、 AD985 AD9858 等。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。 圖 21 DDS 的結(jié)構(gòu)原理 N 位加法器 N 位寄存器 波形存儲器 D/A轉(zhuǎn)換器 低通濾波器 相位累加器 參考時鐘源 fc fdds 頻率控制字K 其中相位累加器字長為 N， DDS 控制時鐘頻率為 fc，頻率控制字為 K?；冢模模蛹夹g(shù)的頻率合成器有很高的頻率分辨率，可方便地實現(xiàn)頻率、相位調(diào)制功能 ,轉(zhuǎn)換速度快 ,且輸出波形的相位連續(xù)。而且輸出端的諧波、噪聲及寄生頻率難以抑制。原理框圖如圖 11 所示。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS技術(shù)的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現(xiàn)任意波形輸出，而 CPLD及 FPGA 的發(fā)展為實現(xiàn) DDS 提供了更好的技術(shù)手段。如 HP 公司的 HP33120 可以產(chǎn)生 lOmHz15MHz 的正弦波和方波， 同時還可以產(chǎn)生 lOmHz5MHz 的任意波形， 還具備調(diào)制功能，可以產(chǎn)生 AM、 FM、 FSK、猝發(fā)、掃頻等信號。 自 80 年代以來各國都在研制 DDS 產(chǎn)品，并廣泛應(yīng)用于各個領(lǐng)域。其中以AD 公司的產(chǎn)品 比較有代表性。 HP 公司的 HP33250 可以產(chǎn)生 1uHz80MHz 的正弦波和方波，產(chǎn)生 1uHz 到 25MHz 的任意波形。 FPGA(Field Programmable Gate Array)是目前廣泛采用的一種可編程器件 ,它的應(yīng)用不僅使 數(shù)字電路系統(tǒng)的設(shè)計非常方便 ,并且還大大縮短了系統(tǒng)研制的周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種， 它的時鐘頻率可達到幾百兆赫茲 ,加上它的靈活性和高可靠性 ,非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。 圖 11 可變時鐘計數(shù)器尋址的波形發(fā)生器 可 變 時 鐘 源 計 數(shù) 器 波 形 存 儲 器 數(shù) 模 轉(zhuǎn) 化 器 低 通 濾 波 器 圖中的計數(shù)器實際上是一個地址發(fā)生器 ,計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可 以控制的頻率發(fā)生器產(chǎn)生 ,通過改變頻率發(fā)生器的頻率設(shè)置值 ,實現(xiàn)調(diào)整計數(shù)器 生的地址變化速率 ,從而改變輸出的任意波形的頻率。此方法只能產(chǎn)生標(biāo)準(zhǔn)波形，不能產(chǎn)生任意波形。已廣泛用于接收機本振、信號發(fā)生 器、通信系統(tǒng)、雷達系統(tǒng)等，特別是跳頻 通信系統(tǒng)。 DDS直接從“相位”的概念出發(fā)進行頻率合成。 圖 22 是 DDS 各點輸出信號 相位累加器字長為 N， DDS 控制時鐘頻率為 fc，時鐘周期為 Tc=1/fc，頻率控制字為 K。其系統(tǒng)時鐘頻率從 30MHz 到 300MHz 不等，其中的 AD9858 系統(tǒng)時鐘更是達到了 lGHz。 FPGA 采用了邏輯單元數(shù)組 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部 包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ InpuOutput Block）和內(nèi)部聯(lián)機（ Interconnect）三個部分。 Altera 公司 FPGA 器件 CycloneII 列的組成主要包括： (1)邏輯數(shù)組，由多個邏輯數(shù)組塊（ Logic Array Blocks， LABs）排列而成，用于實現(xiàn)大部分邏 輯功能；（ 2）在芯片四周分布著可編程的輸入輸出單元（ Input/OutputElements， IOEs），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（ 3）豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機；（ 4）片上的隨機存取塊狀 RAM；（ 5）鎖相環(huán)（ PLL），用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻；（ 6）高速的硬件乘法器，有助于實現(xiàn)高性能的 DSP 功能。 MAX+PlusⅡ開發(fā)軟件豐富的圖形界面和完整的、可即使訪問的在線幫助文檔，使設(shè)計人員能夠輕松愉快的學(xué)習(xí)和掌握使用方法，方便地實現(xiàn)設(shè)計目的。一個 VHDL 程序包含實體（ Entity）、結(jié)構(gòu)體（ Architecture）、配置（ Configuration）、包集合（ Package）、庫（ Library） 5 個部分。設(shè)計實體由關(guān)鍵字 Entity 來標(biāo)識，結(jié) 構(gòu)由 Architecture 來標(biāo)識。 FLEX 10K 系列器件是一種嵌入式的 PLD 產(chǎn)品。 (7).強大的引腳功能。 我們知道相位累加器輸出的值一定是要從 0255 連續(xù)的周期性變化的，我們還知道后面的電路的輸出值的變化是跟著相位累加器的輸出個的變化的，最多會有幾個 ns 的延時，那么要想改變輸出信號的周期，那么我們只能相位累加器輸出值的變化頻率。 FPGA 模塊設(shè)計流程如圖 33 所示 圖 33 FPGA 模塊設(shè)計流程 單片機將頻率和相位控制字以 8bit 的寬度并行送進 FPGA，在選擇信號 的作用下分別形成 32bit 的頻率控制字和 10bit 的相位控制字，分別經(jīng)過相位累 加器和8 位的信號數(shù)字 1010 1011 1100 1101 1110 1111 頻率控制字 相位控制字 32 位累加器 32 位寄存器 10 位加法器 10 位寄存器 正弦波 rom 07 位 815 位 1623 位 2432 位 低 8 位 字節(jié) 高 8 位字節(jié) 三角波 rom 鋸齒波 rom 方波 rom 相位加法器后控制 波形存儲器數(shù)據(jù)點的提取步長和起點，即可改變輸出波形的頻率和相位，系統(tǒng)可默認輸出正弦波、三角波、方波和鋸齒波 。要知道個時間 T 是如何變化的，我們就要好好地看一個相位累加器是如何工作的。 (8).多種封裝形式。 FLEX 10K 系列器件的容量可達 25 萬門，能夠高密度、高速度、高性能地將整個數(shù)字系統(tǒng)集成于單個器件中。系統(tǒng)設(shè)計中的實體提供該設(shè)計系統(tǒng)的公共信息，結(jié)構(gòu)體定 義各個模塊內(nèi) 實體說明描述 功 能 定 義 行 為 描 述 數(shù) 據(jù) 流 程 系 統(tǒng) 結(jié) 構(gòu) 設(shè) 計 實 體 結(jié)構(gòu)體 1 結(jié)構(gòu)體 2 設(shè) 計 實 體 結(jié)構(gòu)體描述 的操作特性。實體說明用于描述設(shè)計系統(tǒng)的外部接口信號，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。設(shè)計人員可以采用原理圖、硬件描述語言和波形圖等文件，來描述用戶的設(shè)計意圖，實現(xiàn)電子系統(tǒng)的設(shè)計。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 (2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。如 AD7008 可以產(chǎn)生正交調(diào)制信號，而