【正文】 主機(jī)傳送從機(jī)地址 46 7’h40，并將讀 /寫(xiě)位置‘ 0’，從控制器將 SDA 線(xiàn)拉低，發(fā)出響應(yīng)。 主要特點(diǎn)： 單內(nèi)核三語(yǔ)言 VHDL、 Verilog 和 Systemc 混合仿真器，可以進(jìn)行 VHDL，Verilog 以及 VHDL 和 Verilog 混合仿真； 高性能的 RTL 和門(mén)級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速 度快； 編譯的代碼與機(jī)器和版本無(wú)關(guān)，便于數(shù)據(jù)移植和庫(kù)維護(hù)； 支持加密 IP，便于保護(hù) IP 核； 集成 C 調(diào)試器，可以在統(tǒng)一的界面中同時(shí)仿真 C 和 VHDL\Verilog； 完全支持 Verilog20xx，初步支持 System Verilog， beta 版支持 PSL；ModelSim 是唯一支持所有標(biāo)準(zhǔn)的仿真器，同時(shí)也是定義和執(zhí)行這些標(biāo)準(zhǔn)的積極的參與者； 40 先進(jìn)的 Signal Spy功能，可以方便地訪(fǎng)問(wèn) VHDL 或者 VHDL 和 Verilog 混合設(shè)計(jì)中的下層模塊的信號(hào)，便于設(shè)計(jì)調(diào)試； 先進(jìn)的 Dataflow 窗口，可以迅速追蹤到導(dǎo)致不定狀態(tài)的原因，并顯示整條路徑；集成的 Performance analyzer 幫助分析性能瓶頸，加速仿真； 同一波形窗口可以顯示多組波形，并且能進(jìn)行多種模式的波形比較（ Wave Compare）； 先進(jìn)的代碼覆蓋率模塊 Code coverage，能報(bào)告出每個(gè)分支的執(zhí)行情況，進(jìn)一步提高了測(cè)試的完整性； 1支持 Tcl/Tk 文件； 1提 供源代碼模版和助手； 1支持項(xiàng)目管理； 第二節(jié) 使用 ModelSim SE 進(jìn)行仿真與驗(yàn)證 一、主機(jī)向從機(jī)寫(xiě)數(shù)據(jù) 1． 主機(jī)發(fā)出起始信號(hào)：在 SCL 線(xiàn)為高電平時(shí) SDA 負(fù)跳變。h81)。 //I2C Command Register (800 * tcycle) MCU_read(839。h05)。 //I2C Command Register (1000 * tcycle) MCU_write(839。h00)。 //I2C Command Register (800 * tcycle) MCU_write(839。h01)。hAE,839。 end endtask `include 。 mcu_wr = 1 0。 // MCU read enable signal end //system reset initial begin 105 rst_n = 0。 wire i2c_sclk。C Simulation Testbench module tb_i2c( )。 else reg_dat_rd = `DEL 139。amp。h0。amp。amp。 end always (posedge clk_ slave or negedge rst_n) if (!rst_n) sr = `DEL 839。 i2c_sclk_dly1 = `DEL 139。 //generate shift register assign my_addr = (sr[7:1] == I2C_SLAVE_ADDR) amp。b1000。b0000。//Stop condition reg [3:0] cur_state。 reg reg_dat_wr。C Slave Controller 的 RTL 級(jí)代碼 //TOP MODULE module i2c_slave(reg_addr,//Register address reg_dat_to_slave, //Register data to slave reg_dat_from_ slave,//Register data from slave reg_dat_rd,//Read flag for register address and register //data reg_dat_wr,//Write flag for register address and register //data ack, //Acknowledge signal from i2c slave i2c_sdin_out_zero, i2c_sdin, //I2C serial data input when writing start_t, //Start transfer stop_t, //Stop transfer i2c_sclk, //System clock clk_ slave, //Slave clock rst_n)。 如果從控制器要在完成一些 其他功能之后才能接收或發(fā)送下一個(gè)完整的數(shù)據(jù)字節(jié)，則可以使時(shí)鐘線(xiàn) SCL 保持低電平，從而迫使主機(jī)進(jìn)入等待狀態(tài)。C 串行數(shù) 據(jù)輸出 ack 輸出 1 響應(yīng) start_t 輸出 1 起始信號(hào) stop_t 輸出 1 停止信號(hào) reg_addr 輸出 8 寄存器地址 reg_dat_wr 輸出 1 寄存器寫(xiě)信號(hào) reg_dat_rd 輸出 1 寄存器讀信號(hào) reg_dat_to_ slave 輸出 8 寫(xiě)入 SLAVE 的寄存器數(shù)據(jù) 第四節(jié) 功能描述 一、總體特征 SDA 與 SCL 都是雙向傳輸線(xiàn)，分別通過(guò)上拉電阻或電流源與正向電壓連接。但 R/—— W 位取反。 圖 6 兩個(gè)主機(jī)的仲裁過(guò)程 如圖 6 所示，產(chǎn)生 DATA1 的主機(jī)的內(nèi)部數(shù)據(jù)電平與 SDA 線(xiàn)的電平有一些差別。此時(shí)低電平周期短的器件會(huì)進(jìn)入高電平的等待狀 態(tài)。C 總線(xiàn)的數(shù)據(jù)傳輸 四、響應(yīng) 數(shù)據(jù)的傳輸必須帶響應(yīng)。每傳輸一個(gè)數(shù)據(jù)位就產(chǎn)生一個(gè)時(shí)鐘脈沖。主機(jī)是初始化總線(xiàn)的數(shù)據(jù)傳輸并產(chǎn)生允許傳輸?shù)臅r(shí)鐘信號(hào)的器件。而總線(xiàn)除了包括互連線(xiàn)以外，還包含系統(tǒng)通訊的所有格式和過(guò)程。這個(gè)設(shè)計(jì)概念解決了很多在設(shè)計(jì)數(shù)字控制電路時(shí)遇到的接口問(wèn)題，使設(shè)計(jì)人員和廠商都得益?？?以用于在軟核、固核以及硬核之間進(jìn)行互聯(lián)。 SHANGHAI UNIVERSITY 畢業(yè)設(shè)計(jì)（論文） UNDERGRADUATE PROJECT (THESIS) 題 目 : I178。 它的 優(yōu)勢(shì)是處理器核與外設(shè)共享總線(xiàn)。 而另一方面由于如今集成電路大規(guī)模、高密度、高速度的需求，芯片的集成度和設(shè) 計(jì)的復(fù)雜度都大大增加，芯片的集成密度已達(dá)到一百萬(wàn)個(gè)晶體管以上，使電子設(shè)計(jì)愈來(lái)愈復(fù)雜。串行總線(xiàn)的器件之間的通訊必須有某種形式的協(xié)議以避免所有的數(shù)據(jù)遺失、妨礙信息及錯(cuò)亂的可能性。此時(shí)，任何被尋址的器件都被認(rèn)為是從機(jī)。 一、數(shù)據(jù)的有效性 8 SDA 線(xiàn)上的數(shù)據(jù)必須在時(shí)鐘的高電平周期保持穩(wěn)定。響應(yīng)時(shí)鐘脈沖由主機(jī)產(chǎn)生，在響應(yīng)時(shí)鐘脈沖期間，發(fā)送器釋放 SDA 線(xiàn)（高電平），而接收器必須將 SDA 線(xiàn)拉低，使它在這個(gè)時(shí)鐘脈沖的高電平期間保持穩(wěn)定的低電平（見(jiàn)圖 4）。當(dāng)所有有關(guān)的器件數(shù)完了它們的低電平周期后，時(shí)鐘線(xiàn)被釋放并變成高電平。如果關(guān)斷數(shù)據(jù)輸出，這就意味著總線(xiàn)連接了一個(gè)高輸出電平，不會(huì)影響由贏得仲裁的主機(jī)初始化的數(shù)據(jù)傳輸。 圖 10 復(fù)合格式 如果主機(jī)接 — 收器發(fā)送一個(gè)重復(fù)起始條件，它之前應(yīng)該發(fā)送了一個(gè)不響應(yīng)信號(hào)注意： 1． 復(fù)合格式在第一個(gè)數(shù)據(jù)字節(jié)期間，要寫(xiě)內(nèi)部存儲(chǔ)器的位置。當(dāng)總線(xiàn)空閑時(shí)， SDA 與 SCL 線(xiàn)都為高電平。當(dāng)從控制器準(zhǔn)備好接收下一個(gè)數(shù)據(jù)字節(jié)，并且釋放時(shí)鐘線(xiàn) SCL 后，數(shù)據(jù)傳輸繼續(xù)。 //Asynchronous reset,active low //INPUTS input rst_n。 reg reg_dat_rd。 reg [3:0] nxt_state。 parameter SLAVE_ADDR = 439。 //ASSIGN STATEMENTS //generate start and stop signal assign start_t = sta_condition。amp。b1。b0。 i2c_sclk_dly1) sto_condition = `DEL 139。 neg_jp_sclk) ? REG_DAT_ACK : REG_DAT。 else if( (cur_state == REG_DAT) amp。 (acc_done amp。b0。 parameter tcycle = 10。 wire sda_o。 500 rst_n = 1。 (tcycle)。 endmodule 二、包含文件（ ） 1）主機(jī)向從機(jī)寫(xiě)數(shù)據(jù) initial begin i2c_cs=139。h05)。 //I2C data Register (10 * tcycle) MCU_write(839。hAD,839。 //I2C master prescale 1 (100 * tcycle) MCU_write(839。hAD,839。 //I2C Command Register (1910 * tcycle) (800 * tcycle) MCU_write(839。hAD,rd_data)。 //I2C Data Register (100 * tcycle) MCU_write(839。主機(jī)傳送從機(jī)地址 7’h40，并將讀 /寫(xiě)位置‘ 0’，從控制器將 SDA 線(xiàn)拉低，發(fā)出響應(yīng)。 主機(jī)發(fā)送寄存器地址 8’h04, 從控制器輸出 i2c_addr 置為 8’h04，之后發(fā)出響應(yīng)位，并從 Slave 的寄存器“ 04”輸入數(shù)據(jù)，主機(jī)發(fā)送重復(fù)起始信號(hào) , 傳送從機(jī)地址 7’h40，并置讀 /寫(xiě)位為‘ 1’（讀） , 從控制器出響應(yīng)位。 2．從寄存器 04 讀數(shù)據(jù) 主機(jī)發(fā)出起始信號(hào)：在 SCL 線(xiàn)為高電平時(shí) SDA 負(fù)跳變。它具有豐富而又易用的圖形用戶(hù)界面，提供最友好的調(diào)試環(huán)境，為加快調(diào)試提供強(qiáng)有力的手段。hAD,839。h08)。hAE,839。h04)。hAB,839。h04)。hAD,839。 //I2C Data Register (100 * tcycle) MCU_write(839。 (6*tcycle)。 (tcycle)。b0。 wire sda_i。C Slave Controller 的驗(yàn)證程序 一、 I178。 neg_jp_sclk) ) reg_dat_rd = `DEL sr[0]。 else if( (cur_state == REG_DAT) amp。 always (posedge clk_slave or negedge rst_n) if (!rst_n) reg_dat_to_slave = `DEL 839。 REG_DAT: nxt_state = (acc_done amp。 else if (pos_jp_sdin amp。 i2c_sdin_dly2 = `DEL i2c_sdin_dly1。b1。 //generate access done signal 26 assign acc_done= !(|bit_t)。 parameter RD_REG_DAT_ACK= 439。 //statemachine Declaration parameter ST_IDLE = 439。//Start conditon reg sto_condition。 reg [7:0] reg_dat_to_slave。 23 第二節(jié) I178。首先傳輸?shù)氖菙?shù)據(jù)的最高位（ MSB）。C 串行數(shù)據(jù)輸入 i2c_sdin_out_zero 輸出 1 I178。 16 圖 9 在第一個(gè)字節(jié)后主機(jī)立即讀從機(jī) ? 復(fù)合格式（見(jiàn)圖 10） 傳輸改變方向的時(shí)侯，起始條件和從機(jī)地址都會(huì)被重復(fù)。所以丟失仲裁的主機(jī)必須立即切換到它的從機(jī)模式。因而 SCL 線(xiàn)被有最長(zhǎng)低電平周期的器件保持低電平。 圖 3 I178。C 總線(xiàn)的器件有不同種類(lèi)的工藝（ CMOS、 NMOS、雙極性），邏輯‘ 0’和‘ 1’的電平不是固定的，它由 Vdd 的相關(guān)電平?jīng)Q定。除了發(fā)送器和接收器外，器件在執(zhí)行數(shù)據(jù)傳輸時(shí)也可以被看作是主機(jī)或從 機(jī)。C 總線(xiàn)規(guī)范的產(chǎn)生 對(duì)于面向 8 位的數(shù)字控制應(yīng)用來(lái)說(shuō)，需要建立如下一些設(shè)計(jì)標(biāo)準(zhǔn)： 1. 一個(gè)完整的系統(tǒng)通常由至少一個(gè)微控制器和其他外圍器件 2. 系統(tǒng)中不同器件的連接成本必須最小 3. 執(zhí)行控制功能的系統(tǒng)不要求高速的數(shù)據(jù)傳輸 4. 總的效益由選擇的器件和互連總線(xiàn)結(jié)構(gòu)的種類(lèi)決定 系統(tǒng)滿(mǎn)足這些標(biāo)準(zhǔn)需要串行的總線(xiàn)結(jié)構(gòu)，雖然串行總線(xiàn)的數(shù)據(jù)傳輸速度無(wú)法與并行總線(xiàn)相