【正文】 assign start_t = sta_condition。 parameter RD_REG_DAT = 439。 parameter REG_DAT = 439。 parameter REG_ADDR = 439。 parameter SLAVE_ADDR = 439。 //PARAMETERS // I2C slave address parameter I2C_SLAVE_ADDR= 739。 wire stop_t。 wire ld。 reg [3:0] nxt_state。 reg i2c_sdin_dly2。 reg i2c_sclk_dly1。 0: write reg [7:0] sr。 reg reg_dat_rd。 output[7:0]reg_dat_to_ slave。 output stop_t。 input i2c_sdin。 //Asynchronous reset,active low //INPUTS input rst_n。但是， Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。 Verilog HDL 語言不僅定義 了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。C Slave Controller 的 RTL 級 Verilog 代碼設(shè)計 第一節(jié) Verilog HDL 介紹 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。當(dāng)從控制器準(zhǔn)備好接收下一個數(shù)據(jù)字節(jié)，并且釋放時鐘線 SCL 后，數(shù)據(jù)傳輸繼續(xù)。 3．?dāng)?shù)據(jù)傳輸： SDA 線上發(fā)送的每個字節(jié)必須為 8 位，其后必須跟一個響應(yīng)位。 當(dāng)從控制器檢 測到主機(jī)發(fā)送的 起始信號時，將進(jìn)入從機(jī)地址檢測狀態(tài)，并將輸出 start_t 設(shè)置為 ‘1’。 而連接到總線的接口數(shù)量只由總線電容是 400pF 的限制決定。當(dāng)總線空閑時， SDA 與 SCL 線都為高電平。從控制器是在通訊中被尋址的器件，既可作為發(fā)送器也可作為接收器。C Slave Controller 設(shè)計方案 第一節(jié) 概述 I178。 17 4．在接收到起始或重復(fù)起始條件時，兼容 I178。 圖 10 復(fù)合格式 如果主機(jī)接 — 收器發(fā)送一個重復(fù)起始條件，它之前應(yīng)該發(fā)送了一個不響應(yīng)信號注意： 1． 復(fù)合格式在第一個數(shù)據(jù)字節(jié)期間，要寫內(nèi)部存儲器的位置。第一次響應(yīng)仍由從機(jī)產(chǎn)生。 圖 7 完整的數(shù)據(jù)傳輸 可能的數(shù)據(jù)傳輸格式有： ? 主機(jī) — 發(fā)送器發(fā)送數(shù)據(jù)到從機(jī) — 接收器。在起始條件（ S）后發(fā)送了一個 7 位的從機(jī)地址，緊接著的第 8 位是數(shù)據(jù)方向位（ R/—— W ）： ‘ 0’表示發(fā)送（寫），‘ 1’ 表示接收數(shù)據(jù)（讀）。如果關(guān)斷數(shù)據(jù)輸出，這就意味著總線連接了一個高輸出電平，不會影響由贏得仲裁的主機(jī)初始化的數(shù)據(jù)傳輸。丟失仲裁的主機(jī)可以產(chǎn)生時鐘脈沖直到丟失仲裁的該字節(jié)末尾。仲裁可以持續(xù)多位。 綜上所述，產(chǎn)生的同步 SCL 時鐘的低電平周期為低電平時鐘周期最長的器件決定，而高電平周期由高電平時鐘周期最短的器件決定。當(dāng)所有有關(guān)的器件數(shù)完了它們的低電平周期后，時鐘線被釋放并變成高電平。C 接口到 SCL 線來執(zhí)行： SCL 線的負(fù)跳變會使器件開始數(shù)它們的低電平周期，而一旦器件的時鐘變低電平，它會使SCL 線保持這種狀態(tài)直到到達(dá)時鐘的高電平（見圖 5） 。從機(jī) — 發(fā)送器必須釋放數(shù)據(jù)線，允許主機(jī)產(chǎn)生一個停止或重復(fù)起始條件。主機(jī)然后產(chǎn)生一個停止條件終止傳輸或者產(chǎn)生重復(fù)起始條件開始新的傳輸。響應(yīng)時鐘脈沖由主機(jī)產(chǎn)生，在響應(yīng)時鐘脈沖期間，發(fā)送器釋放 SDA 線（高電平），而接收器必須將 SDA 線拉低，使它在這個時鐘脈沖的高電平期間保持穩(wěn)定的低電平（見圖 4）。 如果從機(jī)要在完成一些其他功能之后才能接收或發(fā)送下一個完整的數(shù)據(jù)字節(jié)，則可以使時鐘線 SCL 保持低電平，從而迫使主機(jī)進(jìn)入等待狀態(tài)。此時的重復(fù)起始條件（ Sr）和起始條件（ S）在功能上是一樣的。 9 圖 2 起始和停止條 件 起始條件：在 SCL 線是高電平時， SDA 線從高電平向低電平切換 停止條件：在 SCL 線是高電平時， SDA 線由低電平向高電平切換 一般起始和停止條件由主機(jī)產(chǎn)生。 一、數(shù)據(jù)的有效性 8 SDA 線上的數(shù)據(jù)必須在時鐘的高電平周期保持穩(wěn)定。而連接到總線的接口數(shù)量只由總線電容是 400pF 的限制決定。C 總線?？梢赃B接多于一個能控制總線的器件到總線，其意味著超過一個主機(jī)可以同時嘗試初始化傳輸數(shù)據(jù)。此時，任何被尋址的器件都被認(rèn)為是從機(jī)。 連接到 I178。C 總線的概念 6 I178。而如果有不同時鐘速度的器件連接到總線，則必須定義總線的時鐘源。串行總線的器件之間的通訊必須有某種形式的協(xié)議以避免所有的數(shù)據(jù)遺失、妨礙信息及錯亂的可能性。C 總線規(guī)范 第一節(jié) I178。C Slave Controller的規(guī)范設(shè)計 ，第三章講述了 I178。C Slave Controller 的問題， 并搭建一套仿真環(huán)境，用 ModelSim SE 對所設(shè)計的 IP 進(jìn)行仿真，驗(yàn)證該 IP 能夠?qū)崿F(xiàn)其功能，能夠與 I178。 而另一方面由于如今集成電路大規(guī)模、高密度、高速度的需求，芯片的集成度和設(shè) 計的復(fù)雜度都大大增加，芯片的集成密度已達(dá)到一百萬個晶體管以上，使電子設(shè)計愈來愈復(fù)雜。為了使這些相似之處對系統(tǒng)設(shè)計者和器件廠商都得益，而且使硬件效益最大電路最簡單， Philips 開發(fā)了一個簡單的雙向兩線總線，實(shí)現(xiàn)有效的 IC 之間控制。C bus specificaiton and the I178。 關(guān)鍵詞： I178。 它的 優(yōu)勢是處理器核與外設(shè)共享總線。C 總線通訊。C Slave Controller 仿真 39 第一節(jié) ModelSim SE 介紹 39 第二節(jié) 使用 ModelSim SE 進(jìn)行仿真與驗(yàn)證 40 總結(jié) 50 致謝 51 參考文獻(xiàn) 52 2 論文題目 I178。C Slave Controller 設(shè)計方案 18 第一節(jié) 概述 18 第二節(jié) 框架圖 18 第三節(jié) 引腳設(shè)置與描述 18 第四節(jié) 功能描述 19 第五節(jié) 傳輸時序圖 21 第三章 I178。 SHANGHAI UNIVERSITY 畢業(yè)設(shè)計（論文） UNDERGRADUATE PROJECT (THESIS) 題 目 : I178。C 總線的基本概念 5 第二節(jié) 傳輸與仲裁 7 第三節(jié) 7 位地址格式 13 第二章 I178。C Slave Controller 的驗(yàn)證程序 30 第四章 I178。C 總線的器件組合了一個片上接口，使器件之間直接通過 I178?？?以用于在軟核、固核以及硬核之間進(jìn)行互聯(lián)。再 從 I2C 總線入手，通過 Verilog語言對其寄存器堆的 讀寫操作 進(jìn)行編譯 并 編寫測試代碼，使用 ModelSim 軟件進(jìn)行仿真驗(yàn)證 ， 對設(shè)計的 I2C 控制器 進(jìn)行波形 仿真，驗(yàn)證了各個模塊的功能和工作狀態(tài)，仿真了執(zhí)行過程和波形輸出的情況。C bus patible devices incorporate an onchip interface which allows them to municate directly with each other via the I2Cbus. This design concept solves the many interfacing problems encountered when designing digital control circuits. The paper inroduces the basic knowledge of I178。C Bus、 Verilog HDL、 RTL 、 Simulation 4 緒論 說明 在消費(fèi)者電子電訊和工業(yè)電子中，看上去不相關(guān)的設(shè)計里經(jīng)常有很多相似的地方。這個設(shè)計概念解決了很多在設(shè)計數(shù)字控制電路時遇到的接口問題，使設(shè)計人員和廠商都得益。 本文主要介紹并討論使用 Verilog HDL 語言 設(shè)計出一個通用性較強(qiáng)的I178。C 總線規(guī)范，第二章講述了 I178。 5 第一章 I178。而總線除了包括互連線以外，還包含系統(tǒng)通訊的所有格式和過程。應(yīng)當(dāng)設(shè)計一個過程決定哪些器件何時可以控制總線。 二、 I178。 SDA 和 SCL 都是通過一個電流源或著上拉電阻連接到正的電源電壓，當(dāng)總線空閑時這兩條線路都是高電平，連接到總線的器件輸出級必須是漏極開路或集電極開路才能執(zhí)行線與的功能。主機(jī)是初始化總線的數(shù)據(jù)傳輸并產(chǎn)生允許傳輸?shù)臅r鐘信號的器件。C 總線是一個多主機(jī)的總線。C 總線接口到I178。C 總線上數(shù)據(jù)的傳輸速率在標(biāo)準(zhǔn)模式下可達(dá) 100kbit/s ，在快速模式下可達(dá) 400kbit/s ，在高速模式下可達(dá) 。每傳輸一個數(shù)據(jù)位就產(chǎn)生一個時鐘脈沖。C 總線中唯一出現(xiàn)的是被定義為起始（ S）和停止（ P）條件（見圖2）。如果產(chǎn)生重復(fù)起始（ Sr）條件而不產(chǎn)生停止條件，總線則會一直處于忙碌的狀態(tài)。首 先傳輸?shù)氖菙?shù)據(jù)的最高位（ MSB）。C 總線的數(shù)據(jù)傳輸 四、響應(yīng) 數(shù)據(jù)的傳輸必須帶響應(yīng)。當(dāng)從機(jī)不能響應(yīng)從機(jī)地址時，則必須使數(shù)據(jù)線保持高電平。 如果傳輸中有主機(jī)接收器，則它在傳輸?shù)阶詈笠粋€字節(jié)時不產(chǎn)生，向從機(jī)發(fā)送器通知數(shù)據(jù)結(jié)束。時鐘同步通過線與連接 I178。此時低電平周期短的器件會進(jìn)入高電平的等待狀 態(tài)。首先數(shù)完高電平周期的器件會再次將 SCL 線拉低。當(dāng) SCL 線是高電平時，仲裁在 SDA 線發(fā)生：由于自己的電平與總線 上的電平不相同，在其 13 他主機(jī)發(fā)送低電平時發(fā)送高電平的主機(jī)將斷開它的數(shù)據(jù)輸出級。C 總線的地址和數(shù)據(jù)信息由贏得仲裁的主機(jī)決定，在仲裁過程中不會丟失信息。 圖 6 兩個主機(jī)的仲裁過程 如圖 6 所示，產(chǎn)生 DATA1 的主機(jī)的內(nèi)部數(shù)據(jù)電平與 SDA 線的電平有一些差別。 第三節(jié) 7 位地址格式 14 數(shù)據(jù)的傳輸?shù)母袷饺鐖D 7 所示。在這種傳輸中，可能有不同的讀 /寫格式結(jié)合。 在第一次響應(yīng)時，主機(jī) — 發(fā)送器變成主機(jī) — 接收 器，從機(jī)接 — 收器變成從機(jī) — 發(fā)送器。但 R/—— W 位取反。 3． 每個字節(jié)后都跟著一個響應(yīng)位，在序列中用 A 或 —— A 模塊表示。 18 第