【正文】 write(839。hAD,839。h04)。 //I2C data Register (100 * tcycle) MCU_write(839。hAE,839。 //I2C Data Register // read from the register 04 (1000 * tcycle) MCU_write(839。hAE,839。h04)。 //I2C Command Register (1000 * tcycle) MCU_write(839。hAE,839。h08)。hAD,839。h05)。 //I2C Data Register (10 * tcycle) MCU_write(839。hAD,839。h05)。 //I2C Command Register (800 * tcycle) MCU_read(839。h02)。它具有豐富而又易用的圖形用戶界面，提供最友好的調(diào)試環(huán)境，為加快調(diào)試提供強(qiáng)有力的手段。 42 3． 主機(jī)向 Slave 寄存器“ 01” 寫入“ aah”：主機(jī)發(fā)出寄存器地址 8’h01，從控制器輸出 i2c_addr 置為 8’h01,之后 SDA 線拉低，發(fā)出響應(yīng)位，之后主機(jī)向從控制器發(fā)送數(shù)據(jù) 8’haa，從控制器發(fā)出響應(yīng)位并將數(shù)據(jù)輸出到 Slave 的寄存器“ 01”中。 (acc_done amp。!rw ； i2c_wr=1’ b1 二、主機(jī)向從機(jī)讀數(shù)據(jù) 1．從寄存器 03 讀數(shù)據(jù) 44 主機(jī)發(fā)出起始信號：在 SCL 線為高電平時 SDA 負(fù)跳變。 2．從寄存器 04 讀數(shù)據(jù) 主機(jī)發(fā)出起始信號：在 SCL 線為高電平時 SDA 負(fù)跳變。 3．從寄存器 05 讀數(shù)據(jù) 主機(jī)發(fā)出起始信號：在 SCL 線為高電平時 SDA 負(fù)跳變。 49 4．。 主機(jī)發(fā)送寄存器地址 8’h05, 從控制器輸出 i2c_addr 置為 8’h05，之后發(fā)出響 48 應(yīng)位，并從 Slave 的寄存器“ 05”輸入數(shù)據(jù)，主機(jī)發(fā)送重復(fù)起始信號 , 傳送從機(jī)地址 7’h40，并置讀 /寫位為‘ 1’（讀） , 從控制器發(fā)出響應(yīng)位。 主機(jī)發(fā)送寄存器地址 8’h04, 從控制器輸出 i2c_addr 置為 8’h04，之后發(fā)出響應(yīng)位，并從 Slave 的寄存器“ 04”輸入數(shù)據(jù)，主機(jī)發(fā)送重復(fù)起始信號 , 傳送從機(jī)地址 7’h40，并置讀 /寫位為‘ 1’（讀） , 從控制器出響應(yīng)位。 主機(jī)發(fā)送寄存器地址 8’h03, 從控制器輸出 i2c_addr 置為 8’h03，之后發(fā) 出響應(yīng)位，并從 Slave 的寄存器“ 03”輸入數(shù)據(jù)，主機(jī)發(fā)送重復(fù)起始信號 , 傳送從機(jī)地址 7’h40，并置讀 /寫位為‘ 1’（讀） , 從控制器發(fā)出響應(yīng)位。 neg_jp_sclk)amp。 43 5． i2c_wr 位： if ( (cur_state == SLAVE_ADDR) amp。主機(jī)傳送從機(jī)地址 7’h40，并將讀 /寫位置‘ 0’，從控制器將 SDA 線拉低，發(fā)出響應(yīng)。C Slave Controller 仿真 第一節(jié) ModelSim SE 介紹 ModelSim 是業(yè)界最優(yōu)秀的 HDL語言仿真器，具有快速的仿真性能和最先進(jìn)的調(diào)試能力，支持眾多的 ASIC 和 FPGA 廠家?guī)欤亲?FPGA、 ASIC 設(shè)計的 RTL 級和門級電路仿真的首選。 //I2C Data Register //stop (1000 * tcycle) MCU_write(839。hAE,839。 //I2C Data Register (100 * tcycle) MCU_write(839。h04)。hAD,839。 //I2C data Register (100 * tcycle) 38 MCU_write(839。hAD,rd_data)。 //I2C Command Register (1910 * tcycle) (10 * tcycle) MCU_write(839。h81)。hAE,839。 //I2C Command Register (1910 * tcycle) (800 * tcycle) MCU_write(839。h80)。 //I2C Command Register (800 * tcycle) MCU_read(839。h05)。hAD,839。 //I2C Data Register (10 * tcycle) 37 MCU_write(839。h05)。hAD,839。 //I2C master prescale 1 (100 * tcycle) MCU_write(839。h10)。 //I2C Command Register end 2）主機(jī)向從機(jī)讀數(shù)據(jù) initial begin i2c_cs=139。h04)。hAD,839。 //I2C Data Register (10 * tcycle) 36 MCU_write(839。h04)。hAD,839。 //I2C data Register (10 * tcycle) MCU_write(839。h04)。hAD,839。 //I2C Data Register (10 * tcycle) MCU_write(839。h05)。hAD,839。 //I2C master prescale 1 35 (100 * tcycle) MCU_write(839。h10)。 endmodule 二、包含文件（ ） 1）主機(jī)向從機(jī)寫數(shù)據(jù) initial begin i2c_cs=139。 (tcycle) mcu_addr = 1 839。 dat_rd = 1 mcu_dat_o。 end 34 endtask task MCU_read。 (tcycle)。 mcu_wr = 1 0。 input [7:0] addr_wr。b1),// scl input from i2c slave .sda_i(sda_i),// sda input from i2c slave sda_i .clk(clk_mcu), // system clock .rst_n(rst_n), // asynchronous reset .i2c_cs(i2c_cs))； // i2c chip select i2c_slave U_i2c_slave(.reg_dat_to_slave(i2c_dataout), //register data .reg_dat_from_slave(i2c_datain)， //register data .reg_addr(i2c_addr),//register adder .reg_dat_wr(i2c_wr),//register write .reg_dat_rd(i2c_rd),//register read .start_t(), .stop_t(), .i2c_sdin(sda_o)， //i2c serial data input when writing .i2c_sdin_out_zero(sda_i), .i2c_sclk(i2c_sclk), .ack(), .rst_n(rst_n), .clk_slave(clk_mcu), )； //slave clock 33 preg U_preg( //MCU interface .mcu_dat_i(i2c_dataout), // Data bus input from MCU Core .mcu_dat_o(i2c_datain), // Data bus output for MCU .mcu_addr(i2c_addr) ， // MCU address .mcu_wr(i2c_wr), //MCU write enable signal //system interface .clk(clk_mcu), //system clock .rst_n(rst_n) //system reset input )。 500 rst_n = 1。b0。d0。b1。 wire sda_o。 wire[7:0]i2c_datain。 // MCU System Clock input wire i2c_wr。 // MCU address input reg [7:0] mcu_dat_i。 parameter tcycle = 10。b0}。amp。 always (posedge clk_slave or negedge rst_n) if (!rst_n) shift_rd_dat = `DEL 839。b0。 (acc_done amp。 always (posedge clk_slave or negedge rst_n) if (!rst_n) reg_dat_rd = `DEL 139。 !rw ) reg_dat_wr = `DEL 139。 (acc_done amp。 always (posedge clk_slave or negedge rst_n) if (!rst_n) reg_dat_wr = `DEL 139。amp。 neg_jp_sclk) ) reg_dat_to_slave = `DEL sr。 else if( (cur_state == REG_DAT) amp。amp。b0。 neg_jp_sclk) ? RD_REG_DAT_ACK : RD_REG_DAT。 neg_jp_sclk) ? REG_DAT_ACK : REG_DAT。 neg_jp_sclk) ? REG_ADDR_ACK : REG_ADDR。 neg_jp_sclk) ? (my_addr ? SLAVE_ADDR_ACK : ST_IDLE) :(SLAVE_ADDR)。 always (cur_state or sta_condition or sto_condition or acc_done or my_addr or neg_jp_sclk or rw ) if (sto_condition) nxt_state = ST_IDLE。 i2c_sclk_dly1) sto_condition = `DEL 139。 //find out the STOP condition always (posedge clk_slave or negedge rst_n) if (!rst_n) sto_condition = `DEL 139。 neg_jp_sdin) sta_condition = `DEL 139。 //find out the START condition always (posedge clk_slave or negedge rst_n) if (!rst_n) sta_condition = `DEL 139。b0。 i2c_sdin_dly0 = `DEL i2c_sdin。b1。b1。b1。b1)。amp。 //generate load downcounter signal assign ld = (cur_state == ST_IDLE) || (cur_state == SLAVE_ADDR_ACK) || (cur_state == REG_ADDR_ACK) || (cur_state == REG_DAT_ACK) || sta_condition || sto_condition|| (cur_state == RD_REG_DAT_ACK)。amp。amp。 assign pos_jp_sdin = i2c_sdin_dly1 amp。 !i2c_sclk_dly2。 //ASSIGN STATEMENTS //generate start and stop signal