【正文】 begin process(clk) 此進程完成對 CPSK 調(diào)制信號的解調(diào) begin if clk39。039。139。039。在 輸入的基帶信號 x 應(yīng)為2*Tc 的整數(shù)倍，這樣利于與波形的分析觀察。計數(shù)器對外部時鐘信號進行分頻與計數(shù)，并輸出兩路相位相反的數(shù)字載波信號；二選一開關(guān)的功能是：在基帶信號的控制下，對兩路載波信號進行選通，輸出的 信號即為 CPSK 信號。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 當(dāng)輸入為 “1”碼時， ? ? ? ? ? ?tfAtUtU ca skc p sk ?2c o s?? ,因此 CPSK 解調(diào)的情況完全與 ASK 解調(diào)相同，此時低通輸出： X(t)=a+nc(t) 當(dāng)輸入為 “0”碼時， ? ? ? ? ? ?tfAtfAtU ccc p s k ??? 2c o s2c o s ???? ,此時與 ASK 情況不同。 此 外，在 PSK 的解調(diào)過程中有可能會出現(xiàn)相位模糊，即相干載波的相位)(22 HzfTB ssP SK?? 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 21 與已調(diào)信號反相出現(xiàn)倒 π 現(xiàn)象 ，致使在接收端無法 正確地解調(diào)出 原始信號 。通常定義單位時間內(nèi)傳遞的平均信息量或比特數(shù) ， 單位是比特 /秒 (bit/s 或 bps)。如圖 3 所示。目前 MAX+plusⅡ 支持與 Candence、 Exem—plarlogie、 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 14 Synopsys、 Synplicity、 Viewlogic 等其它公司所提供的 EDA 工具接口。但分割和適配算法至今仍不夠強壯一適應(yīng)各種情況對高度抽象描述下的電路優(yōu)化。 因為同一個系統(tǒng)可以設(shè)計成不同的模型，這里就需要對模型進行分類。 （ 4）降低了硬件電路設(shè)計難度 在傳統(tǒng)的設(shè)計方法中，往往要求設(shè)計者在設(shè)計電路之前寫出該電路的邏輯表達式或真值表，這一工作是相當(dāng)困難和繁雜的。 1993 年， IEEE 對 VHDL標準作了若干修改和更新，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL的內(nèi)容，升級為新的 IEEE1164（ VHDL’93）。因此，就出現(xiàn)了 DPSK 調(diào)制方式?；?DSPamp。目前 , 數(shù)字化的手段主要有專用集成電路(ASIC)和通用數(shù)字信號處理器 (DSP)。 本設(shè)計采用自頂向下的設(shè)計方法，主要思想是對數(shù)字系統(tǒng)進行模塊劃分。調(diào)制解調(diào)器主要包括碼型轉(zhuǎn)換和 PSK調(diào)制模塊的設(shè)計 ,解調(diào)采用差分相干解調(diào) ,所有設(shè)計基于 VHDL 語言編程 ,整個系統(tǒng)的功能在 Max+plusII 上調(diào)試通過 ,并在芯片上硬件實現(xiàn) ,具有較好的實用性和可靠性。因數(shù)字信號對載波參數(shù)的調(diào)制通常采用數(shù)字信號的離散值對載波進行鍵控，故這三種數(shù)字調(diào)制方式被稱為 幅移鍵控（ ASK）、頻移鍵控（ FSK）和相移鍵控（ PSK） [2]。不同的是，數(shù)字調(diào)制的基帶信號不是模擬信號而是數(shù)字信號。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 6 1 VHDL概述 硬件描述語言 (VHDL) VHDL 語言的發(fā)展 EDA 技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心。利用 VHDL 豐富的仿真語句和庫函數(shù)，對大系統(tǒng)在設(shè)計的早期可在遠離門級的高層次上進 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 8 行模擬，以利于設(shè)計者確定整個設(shè)計的結(jié)構(gòu)和功能的可行性。第三部分，構(gòu)造體 (architecture)，同一實體的行為允許用多種不同描述方式的構(gòu)造體來實現(xiàn)，這里是 VHDL 建模中最重要的部分，這里的設(shè)計思路決定了最終的效果。不過任何設(shè)計最終實現(xiàn)都是一個物理實現(xiàn)。 圖 2 VHDL 設(shè)計流程圖 支持 VHDL 研發(fā)的軟件工具 提供 VHDL 研發(fā)工具的公司有許多，在它們中間即有大型的 EDA 軟件公司，例如： Cadence、 Mentor Graphics 和 Synopsys,也有一些專業(yè)的課編程器件 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 13 生產(chǎn)商，例如 Altera 和 Xilinx 等。 MAX+ plusⅡ 軟件可基于 48奔騰 PC 的 Windows NT3． 51或 4． 0Windows9x 下運行，也可在 Sun SPAC station， HP 9000 Se—ries700／800 和 IBM RISC Systenr／ 6000 工作站上運行。 （ 4） 編 程與驗證： 用經(jīng)過仿真 確認后的編 程文件通過 編程 器（ Programmer）將設(shè)計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。 二進制相移鍵控（ PSK）的調(diào)制 （ 1） PSK 信號的產(chǎn)生 圖 5 PSK信號的產(chǎn)生方式以及波形示例 一個二進制的 PSK 信號可視為一個雙極性脈沖序列 s(t)與一個載波tc?cos 的乘積，即 ： ? ? ? ? ? ?? ??? n ccsnp s k ttstnTtgate ?? c o sc o s (26) 也可以寫成： ? ? ? ? ? ?? ? ? ?? ?SsSscccps k TktkT TktkTttttste 1101c o sc o sc o s ??? ?????? ??? ”空號“ ”傳號“??? (27) 數(shù)字調(diào)相波可以用矢量圖表示其相位變化的規(guī)則，根據(jù) CCITT 規(guī)定， 存在 A、 B 兩種表示相位變化的矢量圖，如圖 6 所示。按向量差和相位差畫出的 DPSK 波形是不同的。該電路與極性比較法不同之處在于乘法器中與信號相乘的不是載波，而是前一碼元的信號，該信號相位隨機且有噪聲，它的性能低于極性比較法的性能。 DPSK(差分相移鍵控 )調(diào)制解調(diào)通過對未調(diào)制基帶信號進行絕對碼 —相對碼轉(zhuǎn)換、 CPSK 調(diào)制、 CPSK 解調(diào)， 相對碼 —絕對碼轉(zhuǎn)換達成目的。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。 Start q(0)=0 x=1 y=f1 y=f2 End Y N Y N 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 33 entity PL_CPSK is port(clk :in std_logic。039。event and clk=39。 解調(diào)電路 的設(shè)計實現(xiàn)及程序設(shè)計 解調(diào) 的 VHDL 設(shè)計 流程圖如圖 19 所示， 程序?qū)斎氲男盘栠M行抽樣判決，以計數(shù)器 q 來規(guī)定抽樣間隔時間， q 以 4 位循環(huán)計數(shù)，這里就形成 4 個周期的 clk 間隔來抽樣判決一次，根據(jù)輸入已調(diào)信號的相位判斷出調(diào)制前的信號 [16]。 then q=0。 系統(tǒng)時鐘 start :in std_logic。 then y=f1。q=00。 2 位計數(shù)器 signal f1,f2:std_logic。 圖 17 DPSK 解調(diào)電路的方框圖 CPSK 解調(diào) 相對碼 start clk 計數(shù)器 異或門 寄存器 絕對碼 FPGA 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 31 4 DPSK 載波傳輸系統(tǒng)的 設(shè)計實現(xiàn)及程序設(shè)計 調(diào)制 電路 的設(shè)計實現(xiàn)及程序設(shè)計 調(diào)制的 VHDL 設(shè)計 首先將頻率為 fc 的時鐘信號 CLK分頻產(chǎn)生兩路相位相反頻率為 fc/2的載波信號，在以 q =4 循環(huán)計數(shù)時，從圖 18 所示的流程圖可以知道 f1 與 f2 的相位一直是相反的，頻率必然相同 。受控載波在 0、 π兩個相位上變化。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 26 3 DPSK 載波傳輸系統(tǒng)的 建模 DPSK 的總體設(shè)計 思想 數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。極性比較電路符合絕對移相定義（因絕對移相信號的相位是相對于載波而言的），經(jīng)低通和判決電路后，還原的是相對碼。 DPSK 作為 一種在通訊領(lǐng)域廣泛采用的調(diào)制技術(shù)。 PSK 載波傳輸系統(tǒng)調(diào)制原理 數(shù)字調(diào)制 數(shù)字調(diào)制的概念：用二進制（多進制）數(shù)字信號作為調(diào)制信號，去控制載波某些參量的變化，這種把基帶數(shù)字信號變換成頻帶數(shù)字信號的過程稱為數(shù)字調(diào)制，反之，稱為數(shù)字解調(diào) [13]。設(shè)計者可以從各種設(shè)計輸入、處理和校驗選項中進行選擇從而使設(shè)計環(huán)境用戶化，必要時，還可以根據(jù)需要添加新功能。 Max+plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的 EDA 軟件。然后，把滿足要求的頂 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 12 層行為模型劃分為若干子結(jié)構(gòu)，即子系統(tǒng)，并重復(fù)上述建模和模擬驗證的過程直至設(shè)計的最底層。并且在使用子系統(tǒng)時，可以把它只作為一個抽象結(jié)構(gòu)看待而不必考慮它的細節(jié)。 VHDL 語言的特點 當(dāng)電路系統(tǒng)采用 VHDL 語言設(shè)計硬件時，具有如下的特點 [10]： （ 1）采用自上而下的設(shè)計方法 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 9 即從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設(shè)計的內(nèi)容細化，最后完成系統(tǒng)硬件的整體設(shè)計。任何一種 EDA 工具，都需要一種硬件描述語言來作為其工作語言。由于 DPSK 的諸多優(yōu)點， DPSK 技術(shù)被大量使用， 一般來說，因為信號波形間的相關(guān)性導(dǎo)致了 DPSK中錯誤的傳播 (相鄰碼元之間 )，所以 DPSK 信號的效 率要低于 PSK。由于絕對移相方式存在相位模糊問題，所以在實際中主要采用相對移相方式。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 3 引 言 現(xiàn)代通信系統(tǒng)要求通信距離遠、通信容量大、傳輸質(zhì)量好。 沈陽大學(xué)畢業(yè)設(shè)計（論文） 基于 VHDL 的 DPSK載波傳輸系統(tǒng)設(shè)計 專業(yè)： 電子信息工程 班級： 20xx 級 1 班 姓名： 郭義斌 沈陽大學(xué)畢業(yè)設(shè)計（論文） 目 錄 引 言 ............................................................................................................... 3 1 VHDL 概述 ..................................................................................................... 6 硬件描述語言 (VHDL) ....................................................................................... 6 VHDL 語言的發(fā)展 ......................................................................................................... 6 VHDL 語言的特點 ......................................................................................................... 8 VHDL 語言的建模 ....................................................................................................... 10 VHDL 的設(shè)計流程 ....................................................................................................... 11 支持 VHDL 研發(fā)的軟件工具 ..................................................................................... 12 M