【正文】 導(dǎo)線橫截面：由于銅箔腐蝕的關(guān)系，導(dǎo)線的橫截面不是一個(gè)矩形，實(shí)際上是一個(gè)梯形。內(nèi)層銅箔即為芯板兩面的包銅，其最終厚度與原始厚度相差很小，但由于蝕刻的原因，一般會(huì)減少幾個(gè) um。Vtt 的去耦電容盡量靠近匹配電阻，一般按照兩個(gè)電阻對(duì)應(yīng)一個(gè)電容，如果空間夠考慮增加電容。每對(duì)時(shí)鐘差分信號(hào)等長要求：正負(fù)信號(hào)之間允許偏差 10milSSTL_CLASSI 150M FPGA1_DDR_DQ[31:0] FPGA1_DDR_DQS[3:0] FPGA1_DDR_DM[3:0]數(shù)據(jù)組內(nèi)等長要求公差+/25mil。當(dāng) Reset 命令有效時(shí)，DDR3 內(nèi)存將停止所有操作，并切換至最少量活動(dòng)狀態(tài)，以節(jié)約電力。圖 68 JTAG 電路北華航天工業(yè)學(xué)院畢業(yè)論文26 接口電路USB 一般有六個(gè)管腳，兩個(gè)固定管腳，四個(gè)信號(hào)管腳， （1 腳電源，2 腳 USB_N，3腳 USB_P，4 腳 GND） ，USB 固定管腳一般不要直接與數(shù)字地相接，可以通過跨接電容接上數(shù)字地，布線時(shí)，USB_N 和 USB_P 要按差分處理，阻抗控 90 歐，考慮 EMC 電磁干擾，會(huì)在 4 個(gè)信號(hào)管腳加上磁珠進(jìn)行隔離，如圖 69 所示。 圖 62 有源晶振電路北華航天工業(yè)學(xué)院畢業(yè)論文23時(shí)鐘驅(qū)動(dòng)電路由時(shí)鐘電路，驅(qū)動(dòng)芯片，去耦電容，匹配電阻等組成，如圖 63 所示。高速 PCB 中的布線時(shí)考慮電氣性能要求，主要分為以下幾個(gè)方面：避免尖角、直角走線；關(guān)鍵信號(hào)布線盡量使用較少的過孔；高速信號(hào)線適當(dāng)考慮圓弧布線 EMC 等其他干擾的控制要求：高速信號(hào)與低速信號(hào)要分層分區(qū)布線；數(shù)字信號(hào)與模擬信號(hào)要分層分區(qū)布線；敏感信號(hào)與干擾信號(hào)要分層分區(qū)布線；時(shí)鐘信號(hào)要優(yōu)先走內(nèi)層。在最終 PCB 的層數(shù)考慮時(shí)，往往需要綜合 PCB 的性能指標(biāo)要求與成本承受能力確定單板的層數(shù)。L/L：line to line 間距錯(cuò)識(shí)：如圖 310 所示。阻抗常用Z 表示，是一個(gè)復(fù)數(shù),實(shí)部稱為電阻,虛部稱為電抗,其中電容在電路中對(duì)交流電所起的阻礙作用稱為容抗 ,電感在電路中對(duì)交流電所起的阻礙作用稱為感抗 ,電容和電感在電路中對(duì)交流電引起的阻礙作用總稱為電抗。 設(shè)計(jì)基本概念 差分信號(hào)(Differengtial Signal)差分信號(hào)是用一個(gè)數(shù)值來表示兩個(gè)物理量之間的差異。目前的主板控制芯片組多采用此類封裝技術(shù)，材料多為陶瓷。為了推廣整個(gè)先進(jìn) EDA 市場 ,Allegro 提供了Cadence、OrCAD、Layout 、 PADS 、 PCAD 等接口，讓想轉(zhuǎn)換 PCB Layout 軟件的使用者，對(duì)于舊有的圖檔能順利轉(zhuǎn)換至 Allegro 中。無論從供需關(guān)系上看還是從歷史周期上判斷，2022 年初是行業(yè)進(jìn)入景氣爬坡的階段，下游需求的持續(xù)強(qiáng)勁已經(jīng)逐層次拉動(dòng)了 PCB 產(chǎn)業(yè)鏈上各廠商的出貨情況，形成至少在 2022 年一季度“淡季不淡”的局面。今年三季度，覆銅板開始提價(jià)，提價(jià)幅度在 58%左右，主要驅(qū)動(dòng)力是反映銅箔漲價(jià)，且下游需求旺盛可以消化 CCL廠商轉(zhuǎn)嫁的漲價(jià)壓力。：分為普通電路板和柔性電路板。在阻焊層上還會(huì)印刷上一層絲網(wǎng)印刷面（silk screen） 。自 20 世紀(jì) 50 年代中期起，印刷電路版技術(shù)才開始被廣泛采用。印制電路板的創(chuàng)造者是奧地利人保羅許多城鎮(zhèn)正不再允許擴(kuò)張及建造 PCB 新廠，例如：深圳。 印刷電路板將零件與零件之間復(fù)雜的電路銅線，經(jīng)過細(xì)致整齊的規(guī)劃后，蝕刻在一塊板子上，提供電子零組件在安裝與互連時(shí)的主要支撐體，是所有電子產(chǎn)品不可或缺的基礎(chǔ)零件。玻纖紗由硅砂等原料在窯中煅燒成液態(tài)，通過極細(xì)小的合金噴嘴拉成極細(xì)玻纖，再將幾百根玻纖纏絞成玻纖紗。改革開放后 20 多年，由于引進(jìn)國外先進(jìn)技術(shù)和設(shè)備，單面板、雙面板和多層板均獲得快速發(fā)展，國內(nèi) PCB 產(chǎn)業(yè)由小到大逐步發(fā)展起來。軟件中的 Constraint Manger 提供了簡潔明了的接口方便使用者設(shè)定和查看 Constraint 宣告。四、EAGLE Layout 這是歐洲使用最廣泛的 PCB 設(shè)計(jì)軟件。圖 33 SOP 器件 四側(cè)引腳扁平封裝(QFP)QFP( Quad Flat Package）四側(cè)引腳扁平封裝，該封裝實(shí)現(xiàn)的芯片引腳之間距離很小， 管腳很細(xì)，一般大規(guī)模或超大規(guī)模集成電路采用這種封裝形式，其引腳數(shù)一般都在北華航天工業(yè)學(xué)院畢業(yè)論文13100 以上。 另一方面，一個(gè)差分信號(hào)作用在兩個(gè)導(dǎo)體上,信號(hào)值是兩個(gè)導(dǎo)體間的電壓差。．電磁干擾（EMI）（Electromagic Interference 簡稱 EMI）電磁干擾是指電磁波與電子元件作用后而產(chǎn)生的干擾現(xiàn)象，有傳導(dǎo)干擾和輻射干擾兩種。祼板測試：是在 PCB 板加工完成，尚未裝配和焊接元器件之前進(jìn)行測試，用于發(fā)現(xiàn)是否存在短路和斷路現(xiàn)象。，以保證汪正的回流通道。需要滿足載流能力，保證足夠的寬度、合理的電源通道，盡量使電源路徑短。網(wǎng)口布線注意事項(xiàng)：網(wǎng)口信號(hào)一般由兩對(duì)差分線組成，初級(jí)端的差分線可不控阻抗，線寬盡量粗， （一般為 12MIL）次級(jí)差分線按一般的差分線要求處理；變壓器的中心抽頭經(jīng)電容接地的信號(hào)，線寬要加粗，一般為 20MIL。同時(shí) DDR3 將地址、控制和時(shí)鐘線的端接電阻移到了內(nèi)存條上，所以主板上將不需要任何端接電阻，簡化了主板的設(shè)計(jì)，節(jié)約了空間。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時(shí)鐘周期（在加電與初始化之后用 512 個(gè)時(shí)鐘周期，在退出自刷新操作后用 256 個(gè)時(shí)鐘周期、在其他情況下用 64 個(gè)時(shí)鐘周期）對(duì)導(dǎo)通電阻和 ODT 電阻進(jìn)行重新校準(zhǔn)。150mil。5．等長要求根據(jù)實(shí)際時(shí)鐘頻率有關(guān)，時(shí)鐘頻率較高的時(shí)候需要進(jìn)行仿真。北華航天工業(yè)學(xué)院畢業(yè)論文32圖 81 6 層板結(jié)構(gòu)參數(shù)PCB 的參數(shù)：不同的印制板廠，PCB 的參數(shù)會(huì)有細(xì)微的差異，需要與電路板廠的工程師溝通，得到該廠的一些參數(shù)數(shù)據(jù)，主要是介電常數(shù)和阻焊層厚度兩個(gè)參數(shù)各個(gè)板廠會(huì)有差別?；迨莾擅嬗秀~的樹脂板。同一個(gè)浸潤層最多可以使用 3 個(gè)半固化片，而且 3 個(gè)半固化片的厚度不能都相同，最少可以只用一個(gè)半固化片，但有的廠家要求必須至少使用兩個(gè)。 3. core:芯板，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構(gòu)成印制板的基礎(chǔ)材料。目前中興庫中有專用的 DDR 終端匹配電源芯片(LP2996)，既能提供良好的參考電壓，也能滿足 DDR 的上電順序要求，該芯片的 SENSE 引腳還能根據(jù)負(fù)載處的實(shí)際壓降進(jìn)行補(bǔ)償。地址/命令組：MA[0:14]、BA0、BABARAS、CAS、WE控制組：時(shí)鐘使能 CKE、片選 CS、終端電阻選通 ODT 為一組，對(duì)內(nèi)存條來說 DIMM0用到了 CKE0、CKECS0、CSODT0、ODT1。（Burst Length，BL）：由于 DDR3 的預(yù)取為 8bit，所以突發(fā)傳輸周期（Burst Length，BL）也固定為 8，而對(duì)于 DDR2 和早期的 DDR 架構(gòu)系統(tǒng)，BL=4 也是常用的，DDR3 為此增加了一個(gè) 4bit Burst Chop（突發(fā)突變）模式，即由一個(gè) BL=4 的讀取操作加上一個(gè) BL=4 的寫入操作來合成一個(gè) BL=8 的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過 A12 地址線來控制這一突發(fā)模式。SPKR_R+/。可以這么說，死記硬背各種規(guī)范布線要求的工程師是不能成為真正的專家的，這需要理解要求背后真正的原因。當(dāng)然，這樣做的代價(jià)是冒一些技術(shù)風(fēng)險(xiǎn)，甚至犧牲一半的成功率。信號(hào)層顧名思義就是信號(hào)線的布線層。如果設(shè)計(jì)約束越多，則檢測的內(nèi)容也就越多，因此可能忖致 Allegro 運(yùn)行的速度有所下降。如果線的厚度和寬度、介質(zhì)的介電常數(shù)以及兩層導(dǎo)電平面間的距離是可控的，那么線的特性阻抗也是可控的，如圖 38。圖 35 QFN 器件北華航天工業(yè)學(xué)院畢業(yè)論文14 小外形晶體管封裝(SOT) SOT（Small OutLine Transistor）小外形晶體管封裝。同時(shí)引腳數(shù)增多，引腳間距減少，重量減小，可靠性提高，使用上更加方便。對(duì)于鋪銅也可分動(dòng)態(tài)銅或是靜態(tài)銅，以作為鋪大地或是走大電流之不同應(yīng)用。 然而，雖然我國 PCB 產(chǎn)業(yè)取得長足進(jìn)步，但目前與先進(jìn)國家相比還有較大差距，未來仍有很大的改進(jìn)和提升空間。銅箔的價(jià)格密切反映于銅的價(jià)格變化，但議價(jià)能力較弱，近期隨著銅價(jià)的節(jié)節(jié)高漲，銅箔廠商處境艱難，不少企業(yè)被迫倒閉或被兼并，即使覆銅板廠商接受銅箔價(jià)格上漲各銅箔廠商仍然處于普遍虧損狀態(tài)。印刷電路板的設(shè)計(jì)主要指版圖設(shè)計(jì)，需要考慮外部連接的布局、內(nèi)部電子元件的優(yōu)化布局、金屬連線和通孔的優(yōu)化布局、電磁保護(hù)、熱耗散等各種因素。板子本身的基板是由絕緣隔熱、并不易彎曲的材質(zhì)所制作成。它幾乎會(huì)出現(xiàn)在每一種電子設(shè)備當(dāng)中。印制電路的技術(shù)發(fā)展水平，一般以印制板上的線寬，孔徑，板厚/孔徑比值為代表.關(guān)鍵詞 Allegro，PCB 設(shè)計(jì)，PCB 制作工藝，北華航天工業(yè)學(xué)院畢業(yè)論文2目 錄第一章：PC B 概述： ..........................................................6 簡介及歷史： ......................................................6 設(shè)計(jì) ..............................................................8 的分類 ............................................................8 產(chǎn)業(yè)鏈 ............................................................8 玻纖布： ..........................................................9 銅箔： ............................................................9 覆銅板： ..........................................................9 PCB 行業(yè)發(fā)展?fàn)顩r .................................................10 PCB 行業(yè)發(fā)展?fàn)顩r .................................................10 .............................................................10第二章：ALLEGRO SPB 及相關(guān) PCB 設(shè)計(jì)平臺(tái)簡介 .................................11 ...........................................................11 PCB 設(shè)計(jì)軟件簡介： ...............................................12第三章：PCB 封裝及基本概念 .................................................12 常見封裝 .........................................................12.(DIP)直插 ........................................................13.(BGA)球柵陣列封裝 ................................................13.(SOP)小外形封裝 ..................................................14.(QFP)四側(cè)引腳扁平封裝 ............................................14.(QFN) 方形扁平無引腳封裝 .........................................15.(SOT)小外形晶體管封裝 ............................................15.(SIP)系統(tǒng)級(jí)封裝 ..................................................16 .........................................................16．(Differengtial Signal)差分信號(hào) ..................................16．(microstrip）微帶線 .............................................17． (stripline/double stripline）帶狀線 ............................17．3W 規(guī)則 .........................................................17．20H 規(guī)則 ........................................................17．(impedance)阻抗 .................................................18．(Si)信號(hào)完整性 ..................................